信息和通信技術(shù)（ICT）是數(shù)據(jù)呈指數(shù)增長的源頭，這些數(shù)據(jù)需要被移動、存儲、計算、傳輸和保護(hù)。依賴特征尺寸減小的傳統(tǒng)半導(dǎo)體技術(shù)已接近其物理極限。隨著晶體管能效和晶體管尺寸的指數(shù)級增長，系統(tǒng)性能的擴(kuò)展面臨著重大挑戰(zhàn)。而技術(shù)躍遷速度減緩至兩年以上，使得通過'More Moore'傳統(tǒng)晶體管尺寸縮小以及'More than Moore'異構(gòu)集成（HI）實現(xiàn)成本效益型的封裝系統(tǒng)變得越發(fā)迫切。異構(gòu)集成對于實現(xiàn)下一代計算和通信系統(tǒng)的成本和能效至關(guān)重要，通過異質(zhì)集成的先進(jìn)封裝為產(chǎn)品的密度和尺寸提供了一種創(chuàng)新的替代途徑，正如摩爾定律在過去55年推動了全球半導(dǎo)體行業(yè)的發(fā)展，異質(zhì)集成正在并將成為未來的關(guān)鍵技術(shù)方向。

HI技術(shù)的進(jìn)步是實現(xiàn)ICT中可預(yù)見的重大轉(zhuǎn)變的關(guān)鍵，其中包括：

• 用于生成更智能的世界-機(jī)器接口的模擬硬件

• 徹底新穎的存儲解決方案和內(nèi)存

• 處理高度互聯(lián)系統(tǒng)中出現(xiàn)的新安全挑戰(zhàn)的硬件

• 人工智能（AI）

• 通用計算的能量消耗呈指數(shù)增長

能耗每三年翻倍，超越了尺寸縮放取得的效率改進(jìn)，需要新的計算范式。因此，本章要解決的廣泛目標(biāo)是：

• 宏偉目標(biāo)：

  發(fā)現(xiàn)具有根本新的計算軌跡的計算范式/架構(gòu)，實現(xiàn)超過100萬倍的能效改進(jìn)。

• 章節(jié)目標(biāo)：

  開發(fā)整合模擬和數(shù)字系統(tǒng)的技術(shù)，包括神經(jīng)形態(tài)和量子計算、感應(yīng)、光子學(xué)和無線通信。

高級封裝和異質(zhì)集成的本章范圍包括（但不限于）：

• 芯片-封裝架構(gòu)和協(xié)同設(shè)計

• 下一代互連技術(shù)

• 電力傳輸和熱管理

• 材料

• 襯底

• 裝配和測試

• 性能和工藝建模以及模型驗證

• 可靠性

先進(jìn)封裝下的跨領(lǐng)域活動包括：

總的來說，不同的應(yīng)用需要特定領(lǐng)域的架構(gòu)和適當(dāng)?shù)南到y(tǒng)集成策略，確保信號和電源完整性、功率轉(zhuǎn)換和傳送、可測試性和安全性的同時高效實現(xiàn)性能、功耗、面積和成本（PPAC）的權(quán)衡。系統(tǒng)集成可能的解決策略包括：將獨(dú)立生產(chǎn)的組件通過水平集成到更高級別的SiP，將獨(dú)立芯粒進(jìn)行三維（3D）堆疊，以及在單片集成的片上系統(tǒng)（SoC）中進(jìn)行邏輯和存儲的精細(xì)層疊制作。SiP的架構(gòu)和物理設(shè)計需要高保真度和高效性的建模工具和技術(shù)，包括基于機(jī)器學(xué)習(xí)的工具。

朝著高密度3D系統(tǒng)集成的進(jìn)展將提高帶寬密度和能效。水平和垂直互連間距縮放以及下一代互連技術(shù)是實現(xiàn)高帶寬密度和能效的關(guān)鍵方法。由于I/O帶寬將與計算核心的縮放成比例增長，伴隨著封裝引腳數(shù)和I/O功耗的指數(shù)級增長，光互連的替代創(chuàng)新是必要的，因為它可以提供高帶寬密度、能效和覆蓋范圍。

系統(tǒng)集成挑戰(zhàn)不僅需要芯片-封裝協(xié)同設(shè)計，它還涉及封裝材料的選擇、互連間距縮放的工藝開發(fā)以及熱解決方案設(shè)計，同時需滿足可靠性和制造良率的目標(biāo)。這反過來需要先進(jìn)的熱點(diǎn)和缺陷計量、測試和模擬，從基本原理上把控系統(tǒng)性能和可靠性。最后，新型材料是一切互連、高密度襯底、散熱和新興設(shè)備開發(fā)方面創(chuàng)新的基礎(chǔ)。

在人工智能、高性能計算、高清晰度傳感和其他新興應(yīng)用領(lǐng)域，對帶寬、延遲和能效的需求不斷增加，盡管最近在單片芯片設(shè)計方面取得了進(jìn)展，但尺寸縮放趨勢仍滯后于需求。在這種背景下，超越單片芯片的技術(shù)創(chuàng)新，尤其是宏觀和微觀層面的2.5D/3D異質(zhì)集成，對于實現(xiàn)具有各種類型芯粒的未來ICT系統(tǒng)至關(guān)重要，并帶來顯著性能和成本效益。（先進(jìn)封裝架構(gòu)的趨勢及其對互連的影響在第7.3節(jié)中有描述）。這種范式轉(zhuǎn)變將推動芯粒IP設(shè)計、異質(zhì)架構(gòu)、片上網(wǎng)絡(luò)/封裝級網(wǎng)絡(luò)和可靠系統(tǒng)集成的創(chuàng)新（圖7.1）。

一些挑戰(zhàn)和研究需求包括：

芯粒及其信令接口將新的硅模塊引入微電子生態(tài)系統(tǒng)，具有高帶寬、高面積利用率和低成本，這開啟了IP復(fù)用的新技術(shù)和商業(yè)模式，允許不同的功能宏模塊靈活生產(chǎn)，而無需受到處理能力的限制。這樣的變化需要設(shè)計能力來定義物理核和芯粒間的接口，以及軟硬件協(xié)同設(shè)計對可復(fù)用IP模塊進(jìn)行分類。

芯粒和封裝設(shè)計之間的緊密協(xié)作在整個設(shè)計周期中至關(guān)重要，包括設(shè)計工具、模型和工作流程。系統(tǒng)架構(gòu)師必須在設(shè)計過程的早期參與，分析整個系統(tǒng)和封裝、將設(shè)計分區(qū)為不同的芯粒，并評估在計算、數(shù)據(jù)傳輸和制造成本中的權(quán)衡。在這個階段的設(shè)計和驗證工具，如SystemVerilog，需要整合封裝設(shè)計和規(guī)劃知識，支持協(xié)同設(shè)計工作流程，這意味著對當(dāng)前分離的ASIC和封裝設(shè)計流程的重大修訂。此外，對HI系統(tǒng)的早期預(yù)測分析對于減少（微）架構(gòu)定義與設(shè)計實施之間的迭代成本至關(guān)重要。

要實現(xiàn)芯片-封裝聯(lián)合設(shè)計，需要考慮綜合流程的每個步驟，包括架構(gòu)定義、RTL設(shè)計、布局和布線、驗證以及時序/功耗分析。新一套工具還需要在彼此之間具有平滑的接口，并支持未來的芯粒設(shè)計工具包。HI綜合存在的挑戰(zhàn)包括：芯粒間的時序分析、熱/機(jī)械應(yīng)力分析，以及各組件的功耗傳輸和完整性。

一個異質(zhì)系統(tǒng)包含具有明顯不同電氣、機(jī)械和熱特性的多個組件。未來的異質(zhì)系統(tǒng)測試需要提供足夠的可模塊化性質(zhì)，以適應(yīng)每個組件的特定測試方法，實現(xiàn)覆蓋率、復(fù)雜性和成本的綜合評估。自測試，如內(nèi)置自測試（BIST），是一種可取的解決方案，但需要更多關(guān)于多功能聯(lián)合測試的研究。隨著在2.5D/3D集成中各種組件間的熱/機(jī)械相互作用不斷增加，可靠性評估需要從當(dāng)前針對單個模塊的經(jīng)驗/統(tǒng)計方法，轉(zhuǎn)向構(gòu)建描述產(chǎn)品級物理可靠性模型。

眾所周知，通過使用更精細(xì)的晶體管節(jié)點(diǎn)（低于20納米）來縮小芯片尺寸的成本優(yōu)勢已不再明顯。這就需要一種新的方法，即將單片芯片分解為較小的單元，或者芯粒。為了通過設(shè)備芯粒和被動元件的HI實現(xiàn)功能擴(kuò)展，基板必須從芯片載體轉(zhuǎn)變?yōu)橐环N集成平臺，這需要新的先進(jìn)封裝方法，包括：

• 性能優(yōu)化：為每個IP塊/芯粒選擇最佳的硅工藝節(jié)點(diǎn)。

• 產(chǎn)品定制：通過選擇最佳性能的芯粒組合，實現(xiàn)對每個產(chǎn)品的定制。

• 降低成本：與單片SOC相比，單個芯粒的收益更高，能夠降低成本。

芯粒的廣泛應(yīng)用預(yù)計將繼續(xù)，因為該行業(yè)致力于推動針對每種應(yīng)用定制的高性能和低功耗解決方案。下一代封裝需要支持這種異質(zhì)集成的激增，通過實現(xiàn)適應(yīng)非常細(xì)的間距輸入/輸出芯片（<10μm間距）和非常細(xì)的線/空間（亞微米級別的L/S）電路。圖7.2顯示了朝向三維芯粒集成的趨勢，以實現(xiàn)兩個基本性能要求，包括：

（1）以IO/mm和IO/mm2計量的更高帶寬

（2）以pJ/b計量的更高效率

用于連接芯粒并實現(xiàn)這些未來高性能要求的HI路線圖顯示在表7.1中。為了滿足Si中間層未來的需求，需要具備在頂面生產(chǎn)更多層次的堆疊層和背面多層RDL層的能力，基板厚度可能還需要從100微米減少到50微米或更低。對于重構(gòu)扇出技術(shù)，主要的技術(shù)驅(qū)動力將是為頂部和背面構(gòu)建層生產(chǎn)低于1μm的 L/S。對于這兩種 HI 技術(shù)，需要適應(yīng)I/O焊盤間距<10μm的芯片。此時組裝技術(shù)將從傳統(tǒng)焊接方法過渡到混合鍵合。未來的開發(fā)工作需要重點(diǎn)關(guān)注芯片到晶圓（D2W）和芯片到芯片（D2D）混合鍵合，以滿足未來的性能和成本目標(biāo)。

從 20 世紀(jì) 70 年代初問世到現(xiàn)在，微處理器在復(fù)雜性和功能方面經(jīng)歷了重大演變。微處理器性能和成本的指數(shù)級增長可歸因于半導(dǎo)體行業(yè)對摩爾定律的遵守，即芯片中的晶體管數(shù)量每兩年就會增加一倍。直到2000年代初，基于 Robert Dennard 提出的模板的傳統(tǒng)縮放方法在保持功率密度恒定方面非常有效。然而，隨著晶體管特征尺寸接近原子尺寸，亞閾值泄漏成為一個問題。因此，工藝工程師不得不通過材料和晶體管結(jié)構(gòu)的創(chuàng)新來替代，以實現(xiàn)必要的面積縮放，跟上摩爾定律的步伐。

盡管非傳統(tǒng)的縮放方法在縮放晶體管面積和改善性能方面大多取得了成功，但在降低功率方面并不那么有效。微處理器的功率密度自21世紀(jì)初的Dennard尺寸縮放崩潰后開始上升。此外，盡管Dennard尺寸縮放提供了減少柵極延遲的手段，但尺寸縮放互連維度并沒有導(dǎo)致RC互連延遲的降低。隨著互連延遲接近時鐘周期的重要部分，它成為增加處理器頻率的另一個瓶頸。雖然架構(gòu)的改進(jìn)導(dǎo)致每個時鐘周期的指令數(shù)（IPC）的提高，但這還不足以克服頻率縮放的不足，這導(dǎo)致了單核性能縮放的放緩，當(dāng)單核性能趨于穩(wěn)定時，微處理器架構(gòu)師采用了多核心和工作負(fù)載并行化的方式來最大化性能，由于核心數(shù)量的增加導(dǎo)致功率軌道增加，這給將電源傳輸?shù)轿⑻幚砥鞯膯栴}增添了復(fù)雜性。另一個導(dǎo)致額外電源傳輸挑戰(zhàn)的因素是熱設(shè)計功率（TDP）尺寸縮放，在這些高功率段的微處理器中，未來將會吸收超過1000安培的電流。對于低功率移動處理器，主要側(cè)重于減少設(shè)備的整體尺寸并最大化電池壽命，因此，微處理器、內(nèi)存和電壓調(diào)節(jié)器所占用的面積被迫縮小，以騰出空間給更大的電池。此外，對更薄設(shè)備的追求意味著微處理器和電源傳輸組件（例如電感器和電容器）的高度都不得不縮小。

集成電壓調(diào)節(jié)器（IVR）已經(jīng)成為解決前述許多電源傳輸挑戰(zhàn)的關(guān)鍵解決方案。IVR廣義上被定義為在封裝或芯片上整合電壓調(diào)節(jié)的解決方案。IVR選項變得越來越受歡迎，并已在許多商用微處理器上實施。通過細(xì)粒度電源管理以最小化功耗，導(dǎo)致了大量電源軌的出現(xiàn)。由于缺乏平臺級資源，使得在平臺上擁有數(shù)十個穩(wěn)壓器并不現(xiàn)實。更有效的方法是利用有限的資源擁有少量強(qiáng)大的平臺級穩(wěn)壓器，這可以提供封裝級別或芯片上的各種集成電壓調(diào)節(jié)器的輸入電源。推動IVR發(fā)展的另一個因素是處理器功率水平的穩(wěn)定增長，尤其是數(shù)據(jù)中心的CPU和GPU。隨著功率水平的提高，供電網(wǎng)絡(luò)中的路由損耗會對整個系統(tǒng)效率產(chǎn)生重大影響。IVR 可以通過以更高的電壓為處理器供電來解決這個問題。這減少了通過供電網(wǎng)絡(luò)的電流，并最大限度地減少了 PD 網(wǎng)絡(luò)中的布線損耗。在高功率水平下，布線損耗的減少足以抵消 IVR 引入的轉(zhuǎn)換損耗。

IVR 可根據(jù)其拓?fù)溥M(jìn)行寬泛的分類。最簡單的片上供電解決方案是電源門開關(guān)，電源門用于關(guān)閉閑置電路的電源，以最大限度地減少其泄漏功耗。功率門的常見應(yīng)用是使用單個平臺級電源向多個內(nèi)核供電。功率門的最大缺點(diǎn)是它們無法調(diào)節(jié)輸出電壓。線性或低壓差 (LDO) 穩(wěn)壓器通過在設(shè)計中包含控制環(huán)路來解決這一缺陷。由于沒有能量存儲元件，LDO 也相對容易在芯片上實現(xiàn)。然而，LDO 通常僅限于輸入電壓接近輸出電壓的應(yīng)用。因此，它們不是高功率電源軌的最優(yōu)選擇，因為使用 IVR 的動機(jī)是通過以明顯更高的電壓引入電源來最大限度地減少布線損耗。

開關(guān)穩(wěn)壓器更適合需要更高輸入電壓的 IVR 實施。開關(guān)穩(wěn)壓器使用儲能元件來實現(xiàn)高效電壓轉(zhuǎn)換。降壓穩(wěn)壓器中的儲能元件是電感器，而開關(guān)電容穩(wěn)壓器（SCVR）則使用電容器作為其儲能元件。由于電容器通常比電感器具有更高的能量存儲密度，因此可以設(shè)計高效緊湊的 SCVR。然而，簡單的 SCVR 的調(diào)節(jié)性能較差，因為它們最適合從輸入到輸出的固定比率轉(zhuǎn)換，并且當(dāng)輸入到輸出電壓顯著偏離最佳比率時，效率通常較低。

最近，已經(jīng)引入了基于新型切換電容器的混合拓?fù)浣Y(jié)構(gòu)，以解決這些缺點(diǎn)。還實施了基于降壓調(diào)節(jié)器和線性調(diào)節(jié)器的混合方案。為了生成具有較少電感器的可擴(kuò)展芯片內(nèi)電源域，已經(jīng)實施了單電感器多輸出（SIMO）調(diào)節(jié)器，并增加了線性電壓調(diào)節(jié)器用于瞬態(tài)管理。

最近引入了新的基于開關(guān)電容器的混合拓?fù)鋪斫鉀Q這些缺點(diǎn)，還有基于降壓穩(wěn)壓器和線性穩(wěn)壓器的混合方案。為了使用更少的電感器生成數(shù)量可擴(kuò)展的片上電源域，采用了單電感器多輸出 (SIMO) 穩(wěn)壓器，并增加了用于瞬態(tài)管理的線性穩(wěn)壓器。

表7.2列出了先進(jìn)封裝未來的供電要求。

理解應(yīng)對先進(jìn)封裝和異質(zhì)集成的熱挑戰(zhàn)的未來路線圖，需要首先回顧歷史架構(gòu)趨勢。在早期的高性能計算應(yīng)用中，摩爾定律下的晶體管尺寸縮放和產(chǎn)品架構(gòu)選擇旨在提高性能，導(dǎo)致熱問題的焦點(diǎn)首先集中于解決高功率密度（由于更高頻率的晶體管運(yùn)行和工藝縮放）以及應(yīng)對更高的總封裝功耗。這種不可持續(xù)的趨勢在21世紀(jì)初得以突破，這要?dú)w功于架構(gòu)的改進(jìn)，例如多核架構(gòu)和對每個時鐘周期的指令的更高關(guān)注。隨著多核架構(gòu)的出現(xiàn)，重點(diǎn)是利用摩爾定律的能力提供額外的核心用于計算性能和并行指令。這個時代也看到了首次向IP（如內(nèi)存控制器、圖形等）的異質(zhì)集成的趨勢。近年來，由于先進(jìn)的封裝技術(shù)，這種趨勢加速發(fā)展，它允許不同數(shù)量的芯粒、電源傳輸元件、內(nèi)存塊等在封裝級別整合，通常是形成一個3D異質(zhì)封裝。最近的產(chǎn)品中，有超過1000億個晶體管，跨五個不同的工藝節(jié)點(diǎn)整合成一個單一封裝，并包含47個活動的計算瓦片。

這些趨勢預(yù)計將持續(xù)下去，而且很可能會加速到未來的計算產(chǎn)品中。因此，以下是與工藝縮放和先進(jìn)封裝相關(guān)的熱挑戰(zhàn)：

• 由于持續(xù)的工藝擴(kuò)展，小芯片級別的功率密度增加，并且性能/頻率隨著時間的推移而增加。在 3D 堆棧將創(chuàng)建附加有效功率密度的架構(gòu)中，這種情況將會加劇，需要仔細(xì)進(jìn)行堆棧之間的平面布局優(yōu)化，減輕功率密度，以使架構(gòu)能夠支持。

• 異質(zhì)架構(gòu)傾向于多點(diǎn)熱優(yōu)化，因為零件可能面臨多種工作負(fù)載，以及核心/執(zhí)行單元數(shù)量持續(xù)增加。而高級封裝熱架構(gòu)通常需要進(jìn)行熱權(quán)衡以改進(jìn)，封裝的一個部分中的熱量以封裝的另一部分為代價。

• 高速IO的功率密度不斷增加（例如高速SERDES）。在某些情況下，需要將這些 IP 塊放置在3D堆棧的基礎(chǔ)芯片中。這將增加 IP 模塊功耗的難度，因為硅金屬堆疊（無論是面對面還是面對背的3D堆疊）中的互連和介質(zhì)層導(dǎo)致基礎(chǔ)芯片和3D堆棧頂部之間的熱阻較高。

• 需要跨封裝規(guī)模和系統(tǒng)規(guī)模進(jìn)行熱優(yōu)化。封裝的尺寸和復(fù)雜性一直在增加，而系統(tǒng)冷卻方法也越來越靠近封裝（例如，從銅散熱器轉(zhuǎn)向距離封裝相對較近的液體冷板）。導(dǎo)致需要對系統(tǒng)散熱器與封裝熱設(shè)計進(jìn)行協(xié)同設(shè)計（并且通常要考慮到特定的工作負(fù)載）。這首先出現(xiàn)在移動領(lǐng)域，筆記本電腦散熱解決方案中熱管的位置、尺寸和方向需要考慮封裝核心布局，隨著 3D 集成和先進(jìn)封裝的不斷增加以及系統(tǒng)級熱解決方案的改進(jìn)，這種需求預(yù)計將會增長。

• 隨著 3D 封裝中每層硅厚度的減小，熱點(diǎn)的橫向擴(kuò)散水平大幅降低。當(dāng)熱量離開封裝時，這會增加有效功率（熱）密度，并增加對封裝內(nèi)熱缺陷的敏感性。例如，當(dāng)硅厚度從 700μm 減小到 100μm 時，與封裝接觸的熱界面中的臨界缺陷尺寸相應(yīng)減小。，這需要以高分辨率（x、y和z）了解3D堆棧內(nèi)的熱特性（特別是電導(dǎo)率）。

以上挑戰(zhàn)推動著對新的元件、測量和模擬技術(shù)的需求，如表7.3所示。

加工后保留在半導(dǎo)體封裝內(nèi)的材料（例如直接材料）被定義為成分。這些材料包括載體（基板、引線框架、中介層、構(gòu)建材料、重新分布層等）、芯片附著、封裝材料、底部填充，以及熱解決方案（例如蓋子、熱界面材料等）。與成分相反，“輔助”材料用作工藝消耗品（例如膠帶、抗蝕劑、化學(xué)品和漿料）；這些不屬于本節(jié)的范圍。

應(yīng)用驅(qū)動因素，包括高性能計算、電力電子/電氣和亞太赫茲通信基礎(chǔ)設(shè)施，將用于指定新材料功能，以在先進(jìn)封裝的背景下增強(qiáng)系統(tǒng)級性能。重點(diǎn)領(lǐng)域包括所需的材料改進(jìn) 以實現(xiàn)更高的封裝布線密度/小型化、改進(jìn)的電氣性能以及機(jī)械和熱性能的增強(qiáng)，從而提高可加工性和可靠性。需要先進(jìn)的熱解決方案在最大器件結(jié)溫、尺寸和成本的限制內(nèi)實現(xiàn)系統(tǒng)級性能。封裝平臺要求范圍從傳統(tǒng)的層壓板和基于引線框架的封裝到高密度倒裝芯片/扇出晶圓級和大尺寸面板級封裝，以實現(xiàn)下一代產(chǎn)品的成本和性能目標(biāo)。

下一頁上表7.4中列出了應(yīng)用性能需求，進(jìn)而推動了材料特性、加工性和性能的需求。具體的材料需求和發(fā)展路線在第8章中有詳細(xì)說明。

由于襯底從芯片載體過渡到集成平臺，襯底平臺的驅(qū)動屬性也需要過渡到新的規(guī)模關(guān)系和目標(biāo)上去。該襯底平臺的驅(qū)動屬性或?qū)傩园ㄍ箟K間距和I/O縮放，用于芯片互連和通過嵌入分立元件進(jìn)行供電。

對于高性能計算（HPC）應(yīng)用，行業(yè)領(lǐng)導(dǎo)者提出了一種可擴(kuò)展到10,000 IO/mm2的平臺。將這一性能指標(biāo)轉(zhuǎn)換為互連上意味著互連面積密度等于10,000個凸塊或焊盤每平方毫米，這就要求凸塊或焊盤間距為10微米。如圖7.3所示，這一密度要求互連置于焊料互連和銅銅互連之間的過渡區(qū)域——這一過渡將給組裝和基底技術(shù)帶來挑戰(zhàn)。對于基板技術(shù)來說，走線寬度、銅厚度、相關(guān)間距要求以及介電材料和堆積盲孔焊盤直徑將影響面密度能力。

此外，利用HI技術(shù)的HPC應(yīng)用將需要更高和更低的線密度的布線層。布線層數(shù)將取決于所需的IO密度，以及所需的集成度和性能水平。同樣，如圖7.4所示，導(dǎo)線數(shù)/毫米/層與以微米為單位的半線間距說明了不同中介層和基板技術(shù)的線性布線能力范圍。

總而言之，未來的高密度襯底實現(xiàn)有幾種選擇。一種方法是將細(xì)間距凸塊芯片（大多數(shù)情況下是芯粒）連接到高密度有機(jī)基底上，其特征線寬和空間≤2μm。雖然有人擔(dān)心目前的材料和工藝可能無法支持低于5μm的特征線寬和空間，但目前正在研究開發(fā)新的材料和工藝，以實現(xiàn)預(yù)期目標(biāo)。另一條途徑是使用有機(jī)/無機(jī)再分布層（RDL）來對附著的細(xì)間距凸塊進(jìn)行布線。模制或組裝的RDL結(jié)構(gòu)將附著在密度較低的層壓基板上。此外，還可以使用潛在的新材料替代品。表7.5總結(jié)了高密度基板技術(shù)的發(fā)展趨勢。

在任何途徑中，都有必要專注于制造科學(xué)和工程，以提高經(jīng)濟(jì)效益，促進(jìn)先進(jìn)的基板制造實踐。為了使美國在這一領(lǐng)域具有競爭力，人們需要制定具體的運(yùn)營目標(biāo)，包括產(chǎn)量、產(chǎn)出和利用率，并與工業(yè)4.0（智能制造）計劃保持一致。

工作頻率高于6GHz的射頻器件需要創(chuàng)新的解決方案，以實現(xiàn)高水平的功能集成，同時確保最佳的芯片工作溫度。因此，對新材料、結(jié)構(gòu)和裝配技術(shù)的需求不斷增長。

5G和6G設(shè)備中使用的基板不再是簡單的印刷電路板(PCB)。使用的基板是支持系統(tǒng)集成的關(guān)鍵構(gòu)件，通常被稱為系統(tǒng)級封裝（SiPs）。它們現(xiàn)在正推動著先進(jìn)集成電路基板技術(shù)的發(fā)展，這在以前是以標(biāo)準(zhǔn)印刷電路板為載體的。

未來的系統(tǒng)，尤其是那些工作頻率高于100GHz的系統(tǒng)[1-3年內(nèi)：110-170GHz（D波段）；3-5年內(nèi)：220-350GHz（G波段）]，是支持實施多個芯片的尖端產(chǎn)品，能夠處理和傳輸更多的數(shù)據(jù)。用于制造射頻封裝和模塊的先進(jìn)基板技術(shù)比以往任何時候都更受微型化的驅(qū)動。

在不久的將來，人們將需要能夠同時嵌入多個無源元件和至少一個有源元件的技術(shù)。因此，下一代射頻設(shè)備將需要先進(jìn)的集成電路基板技術(shù)，不僅需要具有更高對準(zhǔn)精度的組裝技術(shù)外，還需要例如L/S低于15/15μm，間距小于20μm，焊盤小于30μm的微型化技術(shù)。

此外，導(dǎo)電走線和天線貼片需要以超低的表面粗糙度制造。在使用低Dk/Df材料的同時，這些跡線可能會受到分層的影響。因此，這些通常以層壓板為基礎(chǔ)的基板可能需要粘合促進(jìn)劑來避免分層，同時仍能保證出色的性能。最后，這種面板級系統(tǒng)（500mm面板上μm量級）的制造需要基于仿真的流程優(yōu)化，以避免翹曲和可靠性問題。

電子系統(tǒng)的封裝必須考慮防止機(jī)械損傷（芯片的機(jī)械保護(hù)）、電氣連接（輸入/輸出）、冷卻（去除電路功能和器件泄漏的散熱）、空間轉(zhuǎn)換（從微觀到宏觀互連的過渡）、射頻噪聲發(fā)射、靜電放電和產(chǎn)品安全。

傳統(tǒng)的裝配工藝流程如下：

• 模具、分揀和拾取/背面磨削

• 芯片和組件的放置和連接

• 封裝（底部填充膠）

• 散熱解決方案/蓋子連接

• 球柵陣列（BGA）和組件連接

• 檢查

• 模塊測試

• 掃描并打包

先進(jìn)封裝包括各種組裝技術(shù)。這些組裝技術(shù)用于將芯片集成到封裝中，能延續(xù)摩爾定律，提高系統(tǒng)性能和能效，并降低成本。各種組裝技術(shù)包括扇出晶圓級封裝(FOWLP)、再分布層(RDL)、系統(tǒng)級封裝(SiP)、2.xD（中介層、橋接板）和3D集成。

組裝技術(shù)和工具已從傳統(tǒng)的二維多芯片模塊封裝發(fā)展到可在二維SiP上實現(xiàn)裸片/芯粒（不同尺寸和功能）和元件的異質(zhì)集成。人們需要對生產(chǎn)線進(jìn)行改造和優(yōu)化，以實現(xiàn)多芯片、組件放置（包括頂面金屬(TSM)和背面金屬(BSM)）、焊膏篩選、焊膏檢測和自動光學(xué)檢測。組裝流程需要元件之間有更嚴(yán)格的間距，并采用先進(jìn)的基本規(guī)則將芯片連接到層壓板上。例如，在封裝步驟中，需要在限制區(qū)域內(nèi)使用具有高通量的新型點(diǎn)膠工具，進(jìn)行精確、可重復(fù)的小批量點(diǎn)膠，從而實現(xiàn)毛細(xì)管底部填充。除了由更小間距驅(qū)動的先進(jìn)裝配技術(shù)外，發(fā)展組件返工工藝也是需要的。最后，這些新的裝配工藝必須是可制造的，同時還要滿足制造產(chǎn)量目標(biāo)，確保足夠的可靠性規(guī)格，并在成本上有競爭力。

從傳統(tǒng)倒裝芯片封裝（間距200-150μm，基于焊料的互連）到基于銅柱(CuP)的細(xì)間距(130μm)的轉(zhuǎn)變，以及提供更高互連密度的新層壓板設(shè)計基本規(guī)則，為組裝和制造帶來了新的挑戰(zhàn)。最終采用大型層壓格式（>80mm x 80mm）、增強(qiáng)型熱解決方案和新型互連結(jié)構(gòu)（CuP）必然會導(dǎo)致組裝前和組裝過程中的材料和工藝發(fā)生變化。這些受影響材料和工藝的一些例子是：不同的助焊劑策略（噴涂與浸漬）、新型封裝材料以及熱性能仍與BGA產(chǎn)品兼容的替代熱界面材料。需要新的工具來處理這些大型層壓板增加的翹曲，以確保BGA共面性和/或元件篩選-工藝兼容性（TSM/BSM）。這些復(fù)雜的模塊布局也需要新的檢測工具。

為了解決高帶寬和在向芯粒過渡過程中對額外I/O的需求，有必要推進(jìn)超細(xì)間距封裝（<=55微米間距）、CuP和先進(jìn)封裝解決方案（如2.xD、硅橋）以及3D垂直集成等更先進(jìn)技術(shù)的發(fā)展。組裝芯粒（可能更薄、多間距，懸臂）以及使用這些先進(jìn)技術(shù)元件的組件，需要更精確的切割/拾取和放置工具，同時能夠處理更薄的硅。此外，還需要替代的芯片連接方法和工具，例如用熱壓焊接取代大規(guī)?；亓骱福⒓尤肟赡苡糜诜庋b和/或助焊的非導(dǎo)電漿料(NCP)材料。此外，封裝工藝本身可能需要在有限的區(qū)域內(nèi)進(jìn)行更精確的點(diǎn)膠，這就需要新的點(diǎn)膠工具和/或新的點(diǎn)膠泵。這些更高密度的復(fù)雜模塊布局還需要新的檢測工具來進(jìn)行晶圓進(jìn)料檢測、連接前和連接后檢測以及封裝檢測。這些新的裝配工藝必須具有可制造性、可靠性和成本競爭力。由于某些高性能應(yīng)用可能需要更高的潔凈室規(guī)格，因此必須考慮裝配極細(xì)間距封裝時的污染控制。

在未來十年甚至更長的時間內(nèi)，需要向更細(xì)的間距（<10μm）發(fā)展，以滿足未來芯片性能對互連密度的極高要求，并在保持信號和電源完整性的同時，降低功耗以提高能效。組裝技術(shù)和工藝需要從基于焊料的互連過渡到無焊料互連（Cu-Cu）。這一過渡將涉及硅堆疊解決方案的開發(fā)，以及晶圓到晶圓（D2W）或晶粒到晶粒（D2D）混合鍵合工具的開發(fā)。此外，混合鍵合工藝還需要化學(xué)機(jī)械平坦化（CMP）等晶片精加工設(shè)備，以及比組裝/制造生產(chǎn)線更清潔的環(huán)境。

共封裝光學(xué)器件(CPO)對于滿足未來的帶寬和功率需求至關(guān)重要。我們可以預(yù)見CPO的廣泛應(yīng)用，從數(shù)據(jù)中心（多芯片模塊或MCM CPO）到人工智能/高性能計算（3D CPO 晶圓級處理），再到未來的硅光子（SiPh）芯片系統(tǒng)。將光學(xué)引擎集成到SiP和其他采用先進(jìn)封裝解決方案的產(chǎn)品中，會面臨獨(dú)特的挑戰(zhàn)，這些挑戰(zhàn)取決于光學(xué)引擎集成到封裝中的裝配步驟。例如，可能需要使用無焊劑芯片連接工藝、低溫固化熱界面材料、密封帶材料以及低溫BGA合金。構(gòu)建光學(xué)引擎需要一整套不同的技能，包括光纖連接組裝工藝、模塊連接（回流光纖元件的能力）和光學(xué)特性分析。CPO面臨的巨大挑戰(zhàn)之一將是光纖連接組裝，因為隨著設(shè)計基本規(guī)則的改進(jìn)，光纖的密度會增加，連接工藝的復(fù)雜性也會增加。

先進(jìn)的封裝和異構(gòu)集成產(chǎn)生了各種各樣組合的系統(tǒng)級封裝設(shè)計和應(yīng)用。這種組合制造中測試的開發(fā)在許多方面都具有挑戰(zhàn)性。具體來說，在設(shè)計中使用現(xiàn)成的現(xiàn)有芯片會導(dǎo)致非優(yōu)化的測試設(shè)計（DFT，design-for-test）集成。DFT的插入通常是在單芯片設(shè)計基礎(chǔ)上進(jìn)行的，沒有考慮到SiP中多個芯片的影響。這導(dǎo)致DFT存在缺陷，使自動測試設(shè)備(ATE，Auto Test Equipment)中的儀器更加昂貴，由于測試時間更長（順序比率與并發(fā)測試的可能性相比）、掃描測試模式數(shù)量龐大以及必須傳輸?shù)絊IP-ATE測試儀的數(shù)據(jù)量更大，總體測試成本會更高。

考慮到模擬、射頻、毫米波和光子學(xué)應(yīng)用，對ATE的數(shù)字和非數(shù)字通道數(shù)提出了更高的要求。具有細(xì)間距凸塊芯粒也具有挑戰(zhàn)性，不過它們?yōu)闇y試的進(jìn)一步發(fā)展提供了機(jī)遇。

要應(yīng)對未來預(yù)期的挑戰(zhàn)，就必須進(jìn)行創(chuàng)新。SiP DFT需要實現(xiàn)全行業(yè)的標(biāo)準(zhǔn)化，并在市場上得到廣泛采用，同時還需要支持制造級和短測試時間的測試架構(gòu)，以及具有電源感知的診斷測試功能。采用SiP封裝和芯粒設(shè)計新標(biāo)準(zhǔn)的EDA行業(yè)領(lǐng)導(dǎo)者需要促進(jìn)ATE儀器/軟件產(chǎn)品以更低的成本、模塊化、高通用性和重復(fù)利用率實現(xiàn)迅速發(fā)展。此外，還需要通過SiP配置感知引擎和具有電源感知節(jié)流功能的超級SiP內(nèi)建自檢(BIST)引擎，在芯片中實現(xiàn)自動掃描和算法測試模式的生成、采樣。

經(jīng)過驗證的性能和工藝建模是加速微電子和先進(jìn)封裝技術(shù)發(fā)展的關(guān)鍵。復(fù)雜的異質(zhì)集成（HI）系統(tǒng)建模面臨的一個重大挑戰(zhàn)是需要跨越近八個數(shù)量級的長度尺度（從埃到厘米），跨越材料/結(jié)構(gòu)、器件、芯片和封裝，同時需要將材料、電氣、光子、電磁、熱和機(jī)械行為結(jié)合起來。從廣義上講，建模有幾種作用：

• 從頭開始介入開發(fā)新型材料和界面；

• 在設(shè)計探索過程中評估大致性能；

• 通過詳細(xì)分析，為改進(jìn)設(shè)計創(chuàng)建準(zhǔn)確的行為評估；

• 通過模擬協(xié)助制造工藝開發(fā)

• 通過缺陷預(yù)測提高制造工藝產(chǎn)量。

為了使模型發(fā)揮其預(yù)期作用，必須對其進(jìn)行嚴(yán)格驗證。

通常，模型中的數(shù)據(jù)表示包括每個長度尺度上的物理和幾何屬性。各尺度之間的信息交換包括材料、幾何和模擬屬性。由于每個尺度都有自己的控制方程，因此需要在尺度之間建立接口，以提供一個獨(dú)立于底層模型的模塊化鏈接平臺。因此，模型抽象需要模塊化、靈活化，并且與規(guī)模、材料和幾何無關(guān)。機(jī)器學(xué)習(xí)（ML）模型可能是此類抽象的理想候選。

以下是建模中必須解決的特定元素的詳細(xì)信息。

從原子到系統(tǒng)級（多尺度）的快速、大規(guī)模和耦合多物理場建模和分析是實現(xiàn)異構(gòu)集成協(xié)同設(shè)計的必要條件。不同長度尺度的多物理場模型需要在不同精度水平上進(jìn)行結(jié)合，以支持不同的協(xié)同設(shè)計需求。需要融合機(jī)器智能和領(lǐng)域?qū)I(yè)知識，以顯著加快器件、電路和系統(tǒng)級的建模、分析和優(yōu)化。

需要對過程變化下復(fù)雜異構(gòu)系統(tǒng)的不確定性進(jìn)行量化。這類模型非常具有挑戰(zhàn)性，因為存在許多相互關(guān)聯(lián)的設(shè)計模塊、高維不確定性源以及對不確定性統(tǒng)計行為的了解不足。

詳細(xì)的多尺度行為模型對于準(zhǔn)確估算加工條件的失效時間或可行性十分必要。隨著硅通孔（TSV）和互連線被縮小到亞微米長度尺度，以及焊接凸點(diǎn)被縮小到數(shù)十微米，微觀結(jié)構(gòu)將會影響電遷移驅(qū)動的空洞和疲勞斷裂。目前還沒有針對這些失效機(jī)制的高保真模型

半導(dǎo)體技術(shù)的規(guī)?；瘜?dǎo)致材料和結(jié)構(gòu)之間的尺寸趨同，進(jìn)而產(chǎn)生了新的特性和特征。其中的例子包括電子、電氣、熱、機(jī)械和化學(xué)特性之間的復(fù)雜融合。此外，規(guī)模化使得界面對材料變得至關(guān)重要。一般來說，需要建立從量子到連續(xù)體的材料和界面模型。

器件級（FEOL、BEOL金屬和低維材料）、芯片級（三維互連和接合界面）和封裝級（焊料/底部填充膠、模塑料、再分布層、凸塊、熱界面材料和冷卻解決方案）的結(jié)構(gòu)建模需要開發(fā)一個準(zhǔn)確的材料特性數(shù)據(jù)庫。此外，還需要利用計算流體動力學(xué)（CFD）建模來發(fā)展有效傳熱系數(shù)預(yù)測的經(jīng)驗關(guān)聯(lián)式。表7.6列出了上述建模需求的現(xiàn)狀。

異質(zhì)集成封裝的可靠性至關(guān)重要，其可以滿足高性能電子系統(tǒng)日益增長的需求。巨大的挑戰(zhàn)包括先進(jìn)封裝架構(gòu)、材料和結(jié)構(gòu)的集成（如先進(jìn)的粘合劑和自修復(fù)材料的使用），先進(jìn)建模和仿真技術(shù)的使用，以及新測試和鑒定方法的開發(fā)。

一般而言，產(chǎn)品的可靠性是指產(chǎn)品在預(yù)期使用壽命內(nèi)執(zhí)行其核心功能的能力。核心功能性能的降低以及輔助功能的喪失將被視為可靠性的降低或受損，但不是可靠性的喪失。先進(jìn)封裝和異質(zhì)集成的可靠性損失和降低是由器件、封裝、子系統(tǒng)和系統(tǒng)的過應(yīng)力和/或磨損機(jī)制引起的故障造成的。過應(yīng)力失效發(fā)生在施加的負(fù)載超過材料的臨界負(fù)載/強(qiáng)度時，而磨損失效則發(fā)生在重復(fù)或循環(huán)施加亞臨界負(fù)載時。過應(yīng)力失效機(jī)制通常是災(zāi)難性的、突發(fā)性的，例如脆裂、脫粘、熔化和介電擊穿。磨損失效機(jī)制是漸進(jìn)和累積破壞性的，例子包括互連開裂、脫粘和電遷移。

過應(yīng)力和磨損失效機(jī)制都是由熱、機(jī)械、電氣、化學(xué)、輻射、磁和濕度負(fù)載單獨(dú)作用以及相互組合作用引起的，例如熱機(jī)械、熱濕機(jī)械、熱電和熱化學(xué)負(fù)載。這些負(fù)載可能來自產(chǎn)品的內(nèi)部工作和/或外部環(huán)境或操作條件。這些內(nèi)部和外部條件的具體應(yīng)用程度和持續(xù)時間對于評估可靠性至關(guān)重要。這種評估可通過物理原型和測試以及虛擬（模擬）原型和測試來進(jìn)行。表7.7提供了針對具體應(yīng)用的可靠性鑒定準(zhǔn)則。

隨著三維、混合接合、嵌入式橋接和其他先進(jìn)技術(shù)的發(fā)展，異構(gòu)集成正在以新材料、創(chuàng)新工藝和測試協(xié)議進(jìn)行橫向和縱向發(fā)展。然而，在要求更高的功能、更好的性能和更強(qiáng)的功率的同時，還需要更小的尺寸、更輕的重量和更低的成本，這就給可靠性和測試帶來了挑戰(zhàn)。這些先進(jìn)封裝的可靠性對于實現(xiàn)這些技術(shù)至關(guān)重要。因此，表中的鑒定指標(biāo)在未來10年內(nèi)不會發(fā)生重大變化，但會以紅色顯示，特別是因為這些新材料、新工藝和新尺寸在設(shè)計時如果沒有預(yù)先考慮到可靠性，那么要達(dá)到（與原有設(shè)計）相同的可靠性指標(biāo)將非常困難。

基于傳統(tǒng)半導(dǎo)體尺寸規(guī)模，對更高性能和更大帶寬的需求已達(dá)到其物理極限。因此，隨著晶體管柵極間距縮小速度的放緩和芯片尺寸達(dá)到掩膜極限，芯粒系統(tǒng)架構(gòu)成為行業(yè)的答案。要實現(xiàn)高性能計算以及未來量子和人工智能技術(shù)的芯粒集成，需要先進(jìn)的封裝解決方案?？傮w而言，封裝引腳數(shù)和I/O功耗的指數(shù)級增長、特定領(lǐng)域的架構(gòu)、IP重用的技術(shù)和商業(yè)模式以及混合技術(shù)節(jié)點(diǎn)芯片將推動異構(gòu)集成和先進(jìn)封裝的進(jìn)步。

先進(jìn)封裝的技術(shù)進(jìn)步需要新的設(shè)計工具，使封裝設(shè)計能夠支持協(xié)同設(shè)計工作流程和預(yù)測建模，以最大限度地降低架構(gòu)和設(shè)計實施之間的迭代成本。在設(shè)計和分析HI/AP系統(tǒng)時，模型需要跨越近八個數(shù)量級的長度尺度，并且需要進(jìn)行多物理場分析，這些都將是重大挑戰(zhàn)。由于CPU和GPU功率的增加會導(dǎo)致路由損耗，從而對整個系統(tǒng)的效率產(chǎn)生重大影響，因此需要使用集成穩(wěn)壓器以更高的電壓供電。功率耗散的增加將需要通過封裝熱設(shè)計對系統(tǒng)散熱策略進(jìn)行協(xié)同設(shè)計。在3D堆棧架構(gòu)中，這種情況將加劇，這將產(chǎn)生累積的有效功率密度，需要仔細(xì)的堆棧間布局優(yōu)化，以降低架構(gòu)需要支持的功率密度

下一代封裝的極端互連密度需求將推動超細(xì)間距（間距小于10μm）和超細(xì)線/空間（低于1μm L/S）電路的發(fā)展。組裝技術(shù)和工藝需要從基于焊料的互連過渡到無焊料互連（銅-銅）。這一過渡將需要開發(fā)硅堆疊解決方案和用于芯片到芯片或芯片到芯片混合鍵合的工具。最后，對更小尺寸、更輕重量和更低成本的需求將推動可靠性和測試方面的挑戰(zhàn)。雖然在未來10年內(nèi)，認(rèn)證指標(biāo)可能不會發(fā)生重大變化，但如果這些新材料、新工藝和新尺寸在設(shè)計過程中不考慮可靠性因素，要達(dá)到相同的可靠性指標(biāo)將面臨挑戰(zhàn)。