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信息與通信技術(shù)（ICT）是那些需要移動(dòng)、存儲(chǔ)、計(jì)算、通信和保護(hù)的數(shù)據(jù)呈指數(shù)級(jí)增長(zhǎng)的來(lái)源。依賴于特征尺寸縮減（維度縮放）的傳統(tǒng)半導(dǎo)體技術(shù)即將達(dá)到其物理極限，在提高系統(tǒng)性能方面仍面臨重大挑戰(zhàn)。新技術(shù)節(jié)點(diǎn)的進(jìn)展已經(jīng)放緩，超過(guò)了兩年更新一次的技術(shù)節(jié)奏。越來(lái)越需要“異構(gòu)集成（HI）”和“More than Moore”來(lái)替代傳統(tǒng)晶體管擴(kuò)展，以實(shí)現(xiàn)具有成本效益的封裝系統(tǒng)（SiPs）。HI將是下一代計(jì)算和通信系統(tǒng)的成本和功率效率實(shí)現(xiàn)的基礎(chǔ)。通過(guò)異構(gòu)集成實(shí)現(xiàn)的先進(jìn)封裝將是至關(guān)重要的，因?yàn)樗盀楫a(chǎn)品密度和尺寸的創(chuàng)新提供了一條替代途徑”，“正如摩爾定律在過(guò)去55年中引領(lǐng)了全球半導(dǎo)體行業(yè)的進(jìn)步一樣，異構(gòu)集成是未來(lái)的關(guān)鍵技術(shù)方向?！?/span>HI技術(shù)的進(jìn)步對(duì)于滿足預(yù)期的半導(dǎo)體在ICT方面的重大變化的十年計(jì)劃是必要的，包括生成更智能的世界機(jī)器接口所需的模擬硬件（#1）、全新的存儲(chǔ)器和存儲(chǔ)解決方案（#2）以及解決高度互聯(lián)系統(tǒng)和人工智能中新出現(xiàn)的安全挑戰(zhàn)的硬件（#4）。然而，HI技術(shù)作為解決方案至關(guān)重要的重大轉(zhuǎn)變是使通用計(jì)算能耗呈現(xiàn)指數(shù)增長(zhǎng)（#5）。能源消耗每三年翻一番，超過(guò)了維度縮放所實(shí)現(xiàn)的效率提高，因此，需要新的計(jì)算范式。 通常，不同的應(yīng)用需要特定領(lǐng)域的體系結(jié)構(gòu)和適當(dāng)?shù)南到y(tǒng)集成策略，以有效實(shí)現(xiàn)性能、功率、面積、成本（PPAC）權(quán)衡，同時(shí)確保信號(hào)和功率完整性、功率轉(zhuǎn)換和傳輸、可測(cè)試性和安全性。系統(tǒng)集成的可能解決方案策略包括將單獨(dú)制造的組件水平集成到更高級(jí)別的SiP中、單獨(dú)小芯片的三維（3D）堆疊以及在單個(gè)單片集成片上系統(tǒng)（SoC）中復(fù)雜的邏輯和存儲(chǔ)器分層制造。SiP架構(gòu)和物理設(shè)計(jì)需要高保真度以及高效的建模工具和技術(shù)，包括基于機(jī)器學(xué)習(xí)的工具和技術(shù)。 邁向高密度3D系統(tǒng)集成將提高帶寬密度和能效，水平和垂直互連間距縮放以及下一代互連對(duì)于實(shí)現(xiàn)高帶寬密度和能量效率至關(guān)重要?？紤]到I/O帶寬將與計(jì)算內(nèi)核的規(guī)模成比例地?cái)U(kuò)展，伴隨著封裝引腳數(shù)和I/O功耗的指數(shù)增長(zhǎng)，通常需要在光學(xué)互連中實(shí)現(xiàn)高帶寬密度、能效和覆蓋范圍的替代創(chuàng)新。 系統(tǒng)集成挑戰(zhàn)超出了芯片封裝的協(xié)同設(shè)計(jì)；它包括封裝材料選擇、互連間距縮放的工藝開(kāi)發(fā)和熱解決方案設(shè)計(jì)，同時(shí)滿足可靠性和制造成品率目標(biāo)。這些反過(guò)來(lái)又需要復(fù)雜的熱點(diǎn)以及缺陷度量、測(cè)試和仿真，以實(shí)現(xiàn)對(duì)封裝性能和可靠性的基本理解。最后，新型材料是互連、高密度基板、散熱和新興器件開(kāi)發(fā)創(chuàng)新的基礎(chǔ)。 在人工智能、高性能計(jì)算、高分辨率傳感和其他新興應(yīng)用中，對(duì)帶寬、延遲和能效的需求與日俱增。盡管同構(gòu)設(shè)計(jì)的最新進(jìn)展有助于緩解一些問(wèn)題，但它們的擴(kuò)展趨勢(shì)仍然滯后。在這種背景下，同構(gòu)芯片之外的技術(shù)創(chuàng)新，尤其是宏觀和微觀層面的2.5D/3D異構(gòu)集成，對(duì)于實(shí)現(xiàn)未來(lái)具有各種類(lèi)型小芯片的ICT系統(tǒng)、并為微電子設(shè)計(jì)帶來(lái)顯著的性能和成本效益至關(guān)重要。這種范式轉(zhuǎn)變將推動(dòng)小芯片設(shè)計(jì)IP、異構(gòu)架構(gòu)、片上/封裝網(wǎng)絡(luò)和可靠系統(tǒng)集成方面的創(chuàng)新。 芯片封裝協(xié)同設(shè)計(jì)的工作流程為HI設(shè)計(jì)IP：芯片及其信號(hào)接口為微電子生態(tài)系統(tǒng)帶來(lái)了一種新的硅模塊，具有高帶寬、高面積利用率和低成本。它們開(kāi)啟了一種新的IP復(fù)用技術(shù)和商業(yè)模式，允許在沒(méi)有工藝限制的情況下靈活地生成不同的功能宏。這種變化既需要設(shè)計(jì)能力來(lái)定義物理內(nèi)核和小芯片到小芯片的接口，也需要硬件軟件協(xié)同設(shè)計(jì)來(lái)對(duì)可重用IP模塊進(jìn)行分類(lèi)。異構(gòu)架構(gòu)：小芯片和封裝設(shè)計(jì)之間的緊密協(xié)作在整個(gè)周期中至關(guān)重要，包括設(shè)計(jì)工具、模型和工作流。系統(tǒng)架構(gòu)師在設(shè)計(jì)過(guò)程的早期就參與其中，以分析系統(tǒng)和軟件包，將設(shè)計(jì)劃分為各種小芯片，并評(píng)估計(jì)算和數(shù)據(jù)移動(dòng)中的必要權(quán)衡?，F(xiàn)階段的設(shè)計(jì)和驗(yàn)證工具，如SystemVerilog，需要結(jié)合封裝設(shè)計(jì)和規(guī)劃知識(shí)，以支持協(xié)同設(shè)計(jì)工作流。這是對(duì)當(dāng)今分離的ASIC和封裝設(shè)計(jì)過(guò)程的重大改進(jìn)。此外，HI系統(tǒng)的早期預(yù)測(cè)分析對(duì)于最小化架構(gòu)/微架構(gòu)定義和設(shè)計(jì)實(shí)現(xiàn)之間的迭代成本至關(guān)重要。HI系統(tǒng)的合成工具：由于封裝成為設(shè)計(jì)過(guò)程中的關(guān)鍵部分，因此有必要將封裝結(jié)合到流程的每個(gè)步驟中，包括架構(gòu)定義、RTL設(shè)計(jì)、布局和路由、驗(yàn)證以及時(shí)序/功率分析。新的工具集還需要在它們之間有一個(gè)平滑的接口，并支持未來(lái)的小芯片設(shè)計(jì)套件。HI合成的獨(dú)特挑戰(zhàn)包括小芯片到小芯片接口的時(shí)序分析、熱/機(jī)械應(yīng)力分析以及各種組件的功率傳輸和完整性。測(cè)試和可靠性：異構(gòu)系統(tǒng)包含多個(gè)具有顯著不同電氣、機(jī)械和熱性質(zhì)的組件。異構(gòu)系統(tǒng)的未來(lái)測(cè)試需要具備足夠的模塊化，以解決每個(gè)組件的特定測(cè)試方法，同時(shí)兼顧覆蓋范圍、復(fù)雜性和成本。自測(cè)試（例如內(nèi)置自測(cè)試（BIST））是一種優(yōu)選的解決方案，但需要對(duì)多個(gè)功能的聯(lián)合測(cè)試進(jìn)行更多的研究。隨著各種組件之間的熱/機(jī)械相互作用在3D集成中不斷增加，可靠性評(píng)估需要從當(dāng)前針對(duì)每個(gè)模塊的經(jīng)驗(yàn)/統(tǒng)計(jì)方法轉(zhuǎn)向構(gòu)建物理可靠性模型，以描述其在產(chǎn)品層面的相關(guān)性。使用更小的晶體管節(jié)點(diǎn)（低于20nm）縮小管芯的成本優(yōu)勢(shì)已不再可實(shí)現(xiàn)。這就是一種新方法的必要之處，即將單片芯片分解為更小的單元，稱為小芯片（chiplet）。為了通過(guò)器件小芯片和無(wú)源元件的異質(zhì)集成（HI）實(shí)現(xiàn)功能擴(kuò)展，基板必須從芯片載體過(guò)渡到集成平臺(tái)。此集成平臺(tái)的驅(qū)動(dòng)屬性需要新的高級(jí)封裝方法來(lái)實(shí)現(xiàn)這些基本要求：1.性能優(yōu)化：能夠?yàn)槊總€(gè)IP塊/小芯片選擇最佳的硅工藝節(jié)點(diǎn)。2.產(chǎn)品定制：通過(guò)選擇可提供最佳性能的小芯片組合，實(shí)現(xiàn)每個(gè)產(chǎn)品的定制。3.成本降低：與單片SOC相比，由于單個(gè)小芯片的產(chǎn)量更高，因此能夠降低成本。我們認(rèn)為，隨著行業(yè)朝著為每個(gè)應(yīng)用程序定制的高性能、低功耗解決方案發(fā)展，小芯片的數(shù)量將繼續(xù)增長(zhǎng)。下一代封裝需要支持異構(gòu)集成中的這一爆炸式增長(zhǎng)，因?yàn)樗С秩菁{非常小間距I/O管芯（<10μm間距）和非常小的線/空間（低于1μm L/S）電路的互連。圖1顯示了這一趨勢(shì)，只有使用3D小芯片集成才能實(shí)現(xiàn)以下兩個(gè)基本性能要求：圖1：從使用Si中介層的有機(jī)到2D封裝到最終3D小芯片集成的過(guò)渡趨勢(shì)。表1:實(shí)現(xiàn)未來(lái)HI的技術(shù)開(kāi)發(fā)路線圖。綠色-已開(kāi)發(fā)并準(zhǔn)備好制造的工藝，黃色-需要額外的開(kāi)發(fā)工作，紅色-HVM所需的主要開(kāi)發(fā)工作。表1顯示了互連小芯片實(shí)現(xiàn)未來(lái)高性能需求的HI時(shí)間線。為了滿足未來(lái)對(duì)Si中介層的需求，需要在頂面上產(chǎn)生更多的堆積層以及在背面產(chǎn)生多層RDL層。基板厚度也可能需要從100um減小到50um或更低。對(duì)于重建扇出技術(shù)，主要的技術(shù)驅(qū)動(dòng)因素將是為上部和后部堆積層生產(chǎn)低于1um的L/S。對(duì)于這兩種HI技術(shù)，需要適應(yīng)I/O焊盤(pán)間距小于10um的管芯。此時(shí)，組裝技術(shù)將從傳統(tǒng)的焊接方法過(guò)渡到混合焊接。未來(lái)的開(kāi)發(fā)工作需要專(zhuān)注于管芯到晶片（D2W）和管芯到管芯（D2D）混合鍵合，以滿足未來(lái)的性能和成本目標(biāo)。從20世紀(jì)70年代早期引入微處理器到今天，微處理器在復(fù)雜性和性能方面經(jīng)歷了重大的發(fā)展。微處理器性能的指數(shù)級(jí)增長(zhǎng)符合摩爾定律，即芯片中的晶體管數(shù)量每?jī)赡陮⒃黾右槐?。直?000年代初，基于Robert Dennard歸納的傳統(tǒng)縮放方法在保持功率密度恒定方面非常有效，即使晶體管在每一代中逐漸變小。然而，隨著晶體管特征尺寸接近原子尺寸，低于閾值的泄漏成為一個(gè)問(wèn)題。因此，工藝工程師通過(guò)材料和晶體管結(jié)構(gòu)的創(chuàng)新以實(shí)現(xiàn)必要的面積縮放，以符合摩爾定律。雖然非傳統(tǒng)的縮放方法在縮放晶體管面積的同時(shí)提高性能方面相當(dāng)成功，但它們?cè)诮档凸β史矫娌](méi)有那么有效。微處理器的功率密度在2000年代初隨著Dennard縮放定律的崩潰而開(kāi)始增加。此外，雖然它提供了減少柵極延遲的方法，但是縮放互連尺寸并不意味著RC互連延遲的減少。當(dāng)互連延遲接近時(shí)鐘周期的很大一部分時(shí)，它就成為了提高處理器頻率的另一個(gè)瓶頸。雖然體系結(jié)構(gòu)的改進(jìn)促使了每時(shí)鐘指令（IPC）的改進(jìn)，但這不足以克服頻率縮放的不足，這導(dǎo)致了單核性能擴(kuò)展的放緩。隨著單核性能的下降，微處理器架構(gòu)師一直在使用多核架構(gòu)并且并行化工作負(fù)載以最大化性能。內(nèi)核數(shù)量的增加導(dǎo)致了電源軌的增加，這加劇了微處理器供電問(wèn)題的復(fù)雜性。另一個(gè)造成額外功率傳輸挑戰(zhàn)的因素是當(dāng)前的趨勢(shì)，即通過(guò)擴(kuò)展熱設(shè)計(jì)功率（TDP）來(lái)為不斷增加的內(nèi)核供電。在不久的將來(lái)，這些高功率段中的微處理器將汲取超過(guò)1000A的電流。當(dāng)談到低功耗的移動(dòng)處理器時(shí)，主要的重點(diǎn)是降低設(shè)備的整體形狀因數(shù)和最大化電池壽命。結(jié)果，微處理器、存儲(chǔ)器和電壓調(diào)節(jié)器所占的面積被迫縮小，為更大的電池騰出空間。此外，對(duì)更薄設(shè)備的推動(dòng)意味著微處理器的高度以及電感器和電容器等功率傳輸部件都必須收縮。直到最近，晶體管密度的增加使得大多數(shù)系統(tǒng)級(jí)功能能夠集成到單個(gè)微處理器芯片上。雖然這有助于大幅減少整個(gè)系統(tǒng)的面積，但這種方法并非沒(méi)有缺點(diǎn)。在SoC上實(shí)現(xiàn)的許多邏輯電路在最新的工藝節(jié)點(diǎn)上沒(méi)有獲得顯著的性能優(yōu)勢(shì)。在較便宜、較落后的工藝節(jié)點(diǎn)上實(shí)現(xiàn)這些電路可以降低系統(tǒng)的總體成本，并將性能影響降至最低。通過(guò)使用先進(jìn)的封裝技術(shù)，如硅插入器、嵌入式多芯片互連橋（EMIB）和3D堆疊芯片技術(shù)，推動(dòng)設(shè)計(jì)實(shí)現(xiàn)異構(gòu)集成。由于不同工藝節(jié)點(diǎn)的不同管芯上的電路具有各自最優(yōu)的電源方案，因此朝向堆疊管芯架構(gòu)的驅(qū)動(dòng)帶來(lái)了顯著的功率傳輸挑戰(zhàn)。多個(gè)堆疊的芯片經(jīng)常爭(zhēng)奪功率傳輸金屬資源，以支持各自芯片上的不同電源軌。由于必須通過(guò)多個(gè)硅通孔（TSV）傳輸功率，位于整個(gè)堆疊的頂部管芯上的晶體管也將看到電壓降的增加。添加更多的TSV可以幫助緩解這一問(wèn)題，但對(duì)下部管芯的面積利用率有不利影響。集成電壓調(diào)節(jié)器（IVR）已成為解決前面討論的幾個(gè)功率傳輸挑戰(zhàn)的關(guān)鍵解決方案。IVR被廣泛定義為包含封裝或管芯上電壓調(diào)節(jié)的最后階段的解決方案。IVR選項(xiàng)越來(lái)越受歡迎，并已在許多商用微處理器上實(shí)現(xiàn)。盡管由于缺乏平臺(tái)級(jí)資源，在平臺(tái)上安裝數(shù)十個(gè)電壓調(diào)節(jié)器是不現(xiàn)實(shí)的，但通過(guò)細(xì)粒度電源管理將功耗降至最低的方式已經(jīng)使得引入了大量的電源軌。更有效的解決方案是使用更少的平臺(tái)級(jí)電壓調(diào)節(jié)器，它可以將功率輸送到封裝或管芯上的各種集成電壓調(diào)節(jié)器。推動(dòng)IVR的另一個(gè)因素是處理器功率水平的穩(wěn)步增長(zhǎng)，尤其是數(shù)據(jù)中心CPU和GPU。隨著功率水平的提升，功率傳輸網(wǎng)絡(luò)中的路由損耗會(huì)對(duì)整體系統(tǒng)效率產(chǎn)生重大影響。IVR可以通過(guò)以更高的電壓為處理器供電來(lái)解決這個(gè)問(wèn)題，這減少了通過(guò)功率輸送網(wǎng)絡(luò)的電流，并使PD網(wǎng)絡(luò)中的路由損耗最小化。在高功率水平下，路由損耗的減少足以抵消IVR帶來(lái)的轉(zhuǎn)換損耗。IVR可以根據(jù)其拓?fù)浣Y(jié)構(gòu)進(jìn)行粗略分類(lèi)。最簡(jiǎn)單的片上電源傳輸解決方案是電源門(mén)開(kāi)關(guān)。電源門(mén)用于關(guān)閉非活動(dòng)電路的電源，以最小化其功耗泄露。功率門(mén)的一個(gè)常見(jiàn)應(yīng)用是使用單個(gè)平臺(tái)級(jí)電源向多個(gè)核傳輸功率。功率門(mén)的最大缺點(diǎn)是無(wú)法調(diào)節(jié)輸出電壓，線性或低壓降（LDO）調(diào)節(jié)器通過(guò)在其設(shè)計(jì)中控制回路來(lái)解決這一缺點(diǎn)。由于沒(méi)有能量存儲(chǔ)元件，LDO也相對(duì)容易在管芯上實(shí)現(xiàn)。然而，LDO通常限于輸入電壓接近輸出電壓的應(yīng)用。因此，它們不適合高功率軌道，因?yàn)槭褂肐VR的動(dòng)機(jī)是通過(guò)以顯著更高的電壓引入功率來(lái)最小化路由損耗。開(kāi)關(guān)調(diào)節(jié)器更適合于需要更高輸入電壓的IVR實(shí)現(xiàn)。開(kāi)關(guān)電壓調(diào)節(jié)器使用能量存儲(chǔ)元件來(lái)實(shí)現(xiàn)高效率的電壓轉(zhuǎn)換。降壓調(diào)節(jié)器中的儲(chǔ)能元件是電感器，而開(kāi)關(guān)電容器電壓調(diào)節(jié)器（SCVR）使用電容器作為其儲(chǔ)能元件。由于電容器通常具有比電感器更高的能量存儲(chǔ)密度，因此可以設(shè)計(jì)高效緊湊的SCVR。然而，簡(jiǎn)單的SCVR存在調(diào)節(jié)差的問(wèn)題，并且最適合于從輸入到輸出的固定比率轉(zhuǎn)換，并且當(dāng)輸入到輸出電壓顯著偏離最佳比率時(shí)，通常效率較差。最近，已經(jīng)引入了新的基于開(kāi)關(guān)電容器的混合拓?fù)鋪?lái)解決這些缺點(diǎn)。還實(shí)施了基于降壓調(diào)節(jié)器和線性調(diào)節(jié)器的混合方案。為了用更少的電感器生成可擴(kuò)展數(shù)量的管芯上功率域，已經(jīng)實(shí)現(xiàn)了單電感器多輸出（SIMO）穩(wěn)壓器，并增加了用于瞬態(tài)管理的線性穩(wěn)壓器。表2：功率傳輸要求（綠色：可用解決方案。黃色：需要額外的開(kāi)發(fā)工作。紅色：需要大量的開(kāi)發(fā)工作）了解解決高級(jí)封裝和異構(gòu)集成的熱挑戰(zhàn)的未來(lái)路線圖需要首先回顧歷史架構(gòu)趨勢(shì)。在早期的高性能計(jì)算應(yīng)用中，摩爾定律（晶體管縮放）和旨在提高性能的產(chǎn)品架構(gòu)選擇導(dǎo)致了每個(gè)連續(xù)工藝節(jié)點(diǎn)的功率和功率密度大大提高。這導(dǎo)致熱管理的第一個(gè)重點(diǎn)是解決高功率密度（由于更高頻率的晶體管操作和工藝縮放）以及解決更高的總封裝功率。這一趨勢(shì)在2000年代初被打破，這要?dú)w因于多核架構(gòu)等各種改進(jìn)，以及對(duì)每時(shí)鐘周期指令的關(guān)注。在這段多核時(shí)期，重點(diǎn)是為計(jì)算性能和并行指令提供額外的內(nèi)核。這個(gè)時(shí)代還見(jiàn)證了IP（如內(nèi)存控制器、圖形等）異構(gòu)集成的第一次變革。近年來(lái)，由于先進(jìn)的封裝技術(shù)，這一趨勢(shì)明顯加快，這些技術(shù)允許在封裝級(jí)別集成不同數(shù)量的小芯片、功率傳輸元件、存儲(chǔ)塊等，通常集成到3D異構(gòu)封裝中。最近的產(chǎn)品包括超過(guò)1000億個(gè)晶體管和47個(gè)有源計(jì)算裸片，跨越集成到單個(gè)封裝中的五個(gè)不同工藝節(jié)點(diǎn)。 這些趨勢(shì)預(yù)計(jì)將繼續(xù)，并且很可能會(huì)加速發(fā)展到未來(lái)的計(jì)算機(jī)產(chǎn)品中。因此，我們可以預(yù)見(jiàn)到的工藝規(guī)模和先進(jìn)封裝的熱挑戰(zhàn)包括：1.由于持續(xù)的工藝縮放以及性能/頻率隨時(shí)間增加，小芯片級(jí)別的功率密度增加。在3D堆棧將產(chǎn)生額外的有效功率密度的架構(gòu)中，這一變化將加劇，需要仔細(xì)的堆棧間布局優(yōu)化，以將功率密度降低到架構(gòu)能夠支持的程度。2.異構(gòu)體系結(jié)構(gòu)有利于多點(diǎn)熱優(yōu)化點(diǎn)，因?yàn)樵摬考赡軙?huì)承受大量工作負(fù)載，并且內(nèi)核/執(zhí)行單元數(shù)量會(huì)持續(xù)增加。這一問(wèn)題變得越發(fā)尖銳，因?yàn)橄冗M(jìn)的封裝熱結(jié)構(gòu)通常需要權(quán)衡，以犧牲另一部分來(lái)改善封裝的一部分的熱性能。3.高速I(mǎi)/O的功率密度繼續(xù)增加（例如，高速SERDES）。在一些情況下，期望將這些IP塊放置在3D堆疊的基底管芯中，這將增加耗散IP塊功率的難度，因?yàn)榛坠苄竞?D堆疊的頂部之間的較高熱阻是由硅金屬堆疊中的互連和介電層（面對(duì)面和面對(duì)背3D堆疊中）引起的。4.封裝規(guī)模和系統(tǒng)規(guī)模的熱優(yōu)化：隨著系統(tǒng)冷卻向封裝靠攏，封裝的尺寸和復(fù)雜性不斷增加。這導(dǎo)致需要將系統(tǒng)熱沉與封裝熱設(shè)計(jì)進(jìn)行協(xié)同設(shè)計(jì)。這是在移動(dòng)空間中首次發(fā)現(xiàn)的，筆記本電腦熱解決方案中熱管的位置、大小和方向需要考慮到封裝內(nèi)核平面圖。隨著3D集成和先進(jìn)封裝的不斷增長(zhǎng)，同時(shí)系統(tǒng)級(jí)的熱解決方案也有望得到改善，這一需求預(yù)計(jì)會(huì)增長(zhǎng)。5.隨著3D封裝中每層硅厚度的減小，熱點(diǎn)的橫向擴(kuò)展水平顯著降低。當(dāng)熱量離開(kāi)封裝時(shí)，這增加了有效功率（熱）密度，但也增加了對(duì)封裝內(nèi)熱缺陷的敏感性。例如，當(dāng)硅厚度從700μm減小到100μm時(shí)，與封裝接觸的熱界面中的臨界缺陷尺寸相應(yīng)減小。這需要對(duì)3D堆棧內(nèi)的熱特性（特別是電導(dǎo)率）的高分辨率（x、y和z）理解。上述挑戰(zhàn)推動(dòng)了對(duì)新要素、計(jì)量和建模技術(shù)的需求，如表3所示。表3：熱管理要求。（綠色：可用于制造的解決方案。黃色：需要額外的開(kāi)發(fā)工作。紅色：HVM需要大量開(kāi)發(fā)工作。白色：僅供參考）高級(jí)封裝中使用的材料被定義為在處理后留在半導(dǎo)體封裝中的成分（例如，直接材料）。這些材料包括載體（基板、引線框、插入件、構(gòu)建材料、再分布層）、管芯連接、底部填充物、封裝材料和焊料材料，以及熱溶液（例如，熱界面材料等）。雖然有“輔助”材料用作工藝耗材（如膠帶、抗蝕劑、化學(xué)品、泥漿），但這些不在本節(jié)范圍內(nèi)。特定應(yīng)用的驅(qū)動(dòng)因素，包括高性能計(jì)算、電源包/電氣化和超太赫茲無(wú)線基礎(chǔ)設(shè)施，將用于指定在先進(jìn)封裝環(huán)境下提供系統(tǒng)級(jí)性能增強(qiáng)所需的新材料能力。重點(diǎn)領(lǐng)域包括所需的材料改進(jìn)，以實(shí)現(xiàn)更高的封裝布線密度/小型化、更優(yōu)的電氣性能，以及機(jī)械和熱性能增強(qiáng)，以提高可加工性和可靠性。需要先進(jìn)的熱解決方案，以在最大器件結(jié)溫、尺寸和成本的限制下實(shí)現(xiàn)系統(tǒng)級(jí)性能。所需的封裝平臺(tái)從傳統(tǒng)的層壓和引線框架封裝到高密度倒裝芯片/扇出晶片級(jí)和大尺寸面板級(jí)封裝，以實(shí)現(xiàn)下一代產(chǎn)品成本和性能目標(biāo)。下表中列出的特定應(yīng)用性能驅(qū)動(dòng)因素驅(qū)動(dòng)加工特性和性能的改進(jìn)。第3章概述了具體的材料要求和路線圖需求。表4：封裝材料能力評(píng)估。綠色：可用于制造的解決方案。黃色：需要額外的開(kāi)發(fā)工作。紅色：HVM需要大量開(kāi)發(fā)工作。為了通過(guò)器件小芯片和無(wú)源組件的異構(gòu)集成（HI）實(shí)現(xiàn)功能擴(kuò)展，基板必須從芯片載體過(guò)渡到集成平臺(tái)。該基板平臺(tái)的驅(qū)動(dòng)屬性或元素需要轉(zhuǎn)換到新的縮放目標(biāo)?；迤脚_(tái)的這種驅(qū)動(dòng)屬性或元件是通過(guò)嵌入分立組件用于芯片互連的凸塊間距和I/O縮放以及功率傳輸。對(duì)于高性能計(jì)算（HPC）應(yīng)用，行業(yè)領(lǐng)導(dǎo)者提出了一個(gè)可擴(kuò)展到10000 IO/平方毫米的平臺(tái)：- 互連面密度=每平方毫米10000個(gè)凸塊或焊盤(pán)，需要10微米的凸塊或墊間距。
如下圖（來(lái)源Intel）所示，這種密度將互連要求置于焊料和銅對(duì)銅互連之間的過(guò)渡區(qū)域。這一轉(zhuǎn)變將在組裝和基板技術(shù)方面帶來(lái)巨大挑戰(zhàn)。 對(duì)于基板技術(shù)，跡線寬度、銅厚度、相關(guān)的間距要求以及電介質(zhì)材料和形成的盲孔焊盤(pán)直徑將影響面密度。此外，利用HI技術(shù)的HPC應(yīng)用將同時(shí)需要高和低線密度布線層。布線層的數(shù)量將取決于所需的IO密度，該密度基于所需的集成水平和性能。此外，線、層的數(shù)量與半線間距（微米）可以幫助說(shuō)明不同中介層和基板技術(shù)的線性布線能力范圍。以上是用于高密度/高性能應(yīng)用的高級(jí)基板的兩個(gè)縮放元素。總之，未來(lái)高密度基板縮放有幾種選擇。在一條路徑中，通常在小芯片上的細(xì)間距凸點(diǎn)管芯將連接到具有≤2μm線和空間特征的高密度有機(jī)基板上。雖然有人擔(dān)心目前的材料和工藝集可能不支持低于5μm線和空間的特性，但相關(guān)研究正在進(jìn)行，開(kāi)發(fā)新材料和工藝，以實(shí)現(xiàn)預(yù)期目標(biāo)。另一種途徑是使用有機(jī)/無(wú)機(jī)再分配層（RDL）來(lái)路由所附接的細(xì)間距凸塊。模制或組裝的RDL結(jié)構(gòu)將附著到密度較低的層壓基底上。還有可能使用的新材料替代品。在任何一種方法上，都有必要關(guān)注制造科學(xué)和工程，以提高經(jīng)濟(jì)性和先進(jìn)的基板制造實(shí)踐。需要制定具體的運(yùn)營(yíng)目標(biāo)，包括產(chǎn)量、良率和利用率，并與工業(yè)4.0（智能制造）計(jì)劃保持一致，以使美國(guó)在這一領(lǐng)域具有競(jìng)爭(zhēng)力。表5：高密度基板技術(shù)評(píng)估。綠色：可用于制造的解決方案。黃色：需要額外的開(kāi)發(fā)工作。紅色：HVM需要大量開(kāi)發(fā)工作。工作在6GHz以上的RF器件需要?jiǎng)?chuàng)新的解決方案，以實(shí)現(xiàn)高水平的功能集成，同時(shí)仍然確保最佳管芯工作溫度。因此，對(duì)新材料、結(jié)構(gòu)和組裝技術(shù)的需求不斷增長(zhǎng)。5G和6G設(shè)備中使用的基板不再是簡(jiǎn)單的PCB板。這些基板是支持系統(tǒng)集成的關(guān)鍵構(gòu)建塊，通常被稱為系統(tǒng)封裝（SiPs）。他們現(xiàn)在正在推動(dòng)先進(jìn)的集成電路基板技術(shù)，盡管以前采用的是標(biāo)準(zhǔn)PCB。未來(lái)的系統(tǒng)，尤其是那些工作在100 GHz以上的系統(tǒng)[（1-3年）、110GHz-170GHz（D波段）、（3-5年）220-350GHz（G波段）]是支持實(shí)現(xiàn)能夠處理和傳輸更多數(shù)據(jù)的若干芯片的領(lǐng)先產(chǎn)品。用于制造RF封裝和模塊的先進(jìn)基板技術(shù)比以往任何時(shí)候都更受小型化的驅(qū)動(dòng)。在不久的將來(lái)，將需要能夠嵌入多個(gè)無(wú)源元件和至少一個(gè)有源元件的技術(shù)。因此，下一代RF器件不僅需要具有小型化結(jié)構(gòu)的先進(jìn)IC基板技術(shù)，例如L/S小于15/15μm、節(jié)距尺寸小于20μm和焊盤(pán)尺寸小于30μm，而且還需要具有提高對(duì)準(zhǔn)精度的組裝技術(shù)。除此之外，導(dǎo)電跡線以及天線貼片將以超低的表面粗糙度制造。結(jié)合低Dk/Df材料的實(shí)施，這些痕跡可能會(huì)發(fā)生分層。因此，這些典型的層壓基片可能需要增粘劑以避免分層，同時(shí)仍然確保優(yōu)異的性能。最后，在面板級(jí)別上制造此類(lèi)系統(tǒng)（超過(guò)500 mm面板的數(shù)量級(jí)）需要基于模擬的工藝優(yōu)化，以避免翹曲和可靠性問(wèn)題。先進(jìn)的封裝和異構(gòu)集成產(chǎn)生了多種封裝系統(tǒng)（SIP）/多芯片模塊（MCM）設(shè)計(jì)和應(yīng)用的馬賽克。這種馬賽克的制造測(cè)試開(kāi)發(fā)在許多方面都具有挑戰(zhàn)性：- 在設(shè)計(jì)中使用現(xiàn)有芯片導(dǎo)致在SIP上作為整個(gè)系統(tǒng)的測(cè)試設(shè)計(jì)（DFT）集成并非做優(yōu)化
- DFT測(cè)試插入通常是在單芯片設(shè)計(jì)的基礎(chǔ)上進(jìn)行的
- SIP DFT整體非優(yōu)化的缺陷導(dǎo)致自動(dòng)化測(cè)試設(shè)備（ATE）中的儀器更昂貴、成本更高、測(cè)試時(shí)間更長(zhǎng)（順序比與并發(fā)測(cè)試可能性）
- 大量掃描測(cè)試模式卷，向SIP-ATE測(cè)試儀傳輸更大的數(shù)據(jù)量
- 要求ATE測(cè)試儀具有更高的數(shù)字和非數(shù)字信道計(jì)數(shù)，以及模擬、RF、mmWave和光子學(xué)的特定選項(xiàng)。
- 小間距插入器/芯片帶來(lái)挑戰(zhàn)和機(jī)遇。
應(yīng)對(duì)預(yù)期挑戰(zhàn)需要?jiǎng)?chuàng)新。以下方面需要行業(yè)范圍的標(biāo)準(zhǔn)和強(qiáng)有力的市場(chǎng)采納：- 用于SIP的DFT和測(cè)試架構(gòu)，具有制造快速測(cè)試時(shí)間，如啟用強(qiáng)大的并發(fā)測(cè)試架構(gòu)和具有電源感知的診斷測(cè)試功能
- 通過(guò)SIP配置自動(dòng)掃描和算法測(cè)試模式生成、流式傳輸和采樣，將SIP本身視為未來(lái)的超級(jí)SIP內(nèi)置自測(cè)試（BIST）
- 具有功率感知節(jié)流功能的超級(jí)SIP-BIST引擎
- 更強(qiáng)的DFT，針對(duì)SIP中的非數(shù)字內(nèi)容（如模擬、RF、毫米波、光子學(xué)）的SIP視角進(jìn)行了優(yōu)化，或開(kāi)發(fā)靈活的包裝器技術(shù)，以實(shí)現(xiàn)光/非DFT技術(shù)，或在經(jīng)濟(jì)上不合理的技術(shù)。（帶有通用任意波形發(fā)生器（AWG）集群、數(shù)字轉(zhuǎn)換器、射頻源/LO/捕獲/耦合器/混頻器、功率計(jì)、光子源/捕獲引擎、數(shù)據(jù)發(fā)生器/捕獲解調(diào)DSP、開(kāi)關(guān)、開(kāi)關(guān)矩陣、射頻開(kāi)關(guān)等）
- 標(biāo)準(zhǔn)化并重新使用某些ATE工業(yè)測(cè)試處理器，并將其集成到SIP作為測(cè)試引擎，以補(bǔ)充現(xiàn)有的BIST和DFT，從而減少對(duì)外部ATE測(cè)試儀的依賴
- 開(kāi)發(fā)緊湊型數(shù)字/模擬/射頻/光子源/捕獲和分析引擎IP核超級(jí)BIST系列作為微型ATE，用于SIP/有源插入器中的DFT
- 基于標(biāo)準(zhǔn)化的新測(cè)試自動(dòng)化端口技術(shù)，超級(jí)BIST引擎集群內(nèi)核集成具有強(qiáng)大的并發(fā)測(cè)試視角
- 探索在主動(dòng)插入器中實(shí)現(xiàn)上述包裝器技術(shù)
- 減少引腳數(shù)DFT，實(shí)現(xiàn)更高的引腳數(shù)插入器可擴(kuò)展性
- 子組件驗(yàn)證/測(cè)試經(jīng)濟(jì)性建模和仿真
- 探索基于光子TAP（測(cè)試訪問(wèn)端口）的新技術(shù)、DFT的有效協(xié)議和DFT的測(cè)試儀器體系結(jié)構(gòu)的優(yōu)點(diǎn)/缺點(diǎn)
EDA行業(yè)領(lǐng)導(dǎo)者在SIP封裝設(shè)計(jì)和芯片設(shè)計(jì)市場(chǎng)采用這些標(biāo)準(zhǔn)的同時(shí)，也將模塊化、高通用性、重用率和較低的成本考量加入到ATE測(cè)試儀儀器和軟件產(chǎn)品中。經(jīng)過(guò)驗(yàn)證的性能和工藝建模是加速微電子和先進(jìn)封裝技術(shù)發(fā)展的關(guān)鍵。對(duì)復(fù)雜異構(gòu)集成（HI）系統(tǒng)建模的一個(gè)重大挑戰(zhàn)是需要從埃到厘米跨越八個(gè)數(shù)量級(jí)的尺度，跨越材料/結(jié)構(gòu)、器件、芯片和封裝等挑戰(zhàn)，如圖2所示，并且需要綜合考慮材料、電、光子、電磁、熱和機(jī)械行為。建模有幾個(gè)作用：（1）開(kāi)發(fā)新材料和界面（2）在設(shè)計(jì)探索過(guò)程中進(jìn)行粗略的性能評(píng)估（3）通過(guò)詳細(xì)評(píng)估對(duì)設(shè)計(jì)進(jìn)行精確的行為評(píng)估（4）通過(guò)模擬輔助制造過(guò)程進(jìn)行開(kāi)發(fā)（5）通過(guò)缺陷預(yù)測(cè)提高制造過(guò)程產(chǎn)量。為了使模型發(fā)揮其預(yù)期作用，必須對(duì)其進(jìn)行嚴(yán)格驗(yàn)證。圖2 映射到模塊化多物理建模和分析平臺(tái)的協(xié)同設(shè)計(jì)屬性的長(zhǎng)度比例。通常，模型中的數(shù)據(jù)表示包括每個(gè)長(zhǎng)度尺度中的物理和幾何屬性。比例之間的信息交換將包括材質(zhì)、幾何屬性和模擬屬性?？紤]到維度尺度由其自身的控制方程組成，尺度之間的接口對(duì)于提供獨(dú)立于基礎(chǔ)模型的模塊化平臺(tái)是必要的。因此，模型抽象需要模塊化、靈活、材料和幾何獨(dú)立。機(jī)器學(xué)習(xí)（ML）模型可能是此類(lèi)抽象的合適選擇。快速多物理、協(xié)同設(shè)計(jì)的多分辨率建模。從原子到系統(tǒng)級(jí)的快速、大規(guī)模、耦合的多物理建模和分析是實(shí)現(xiàn)HI協(xié)同設(shè)計(jì)所必需的。不同長(zhǎng)度尺度的多物理模型需要以不同的精度水平耦合，以支持不同的協(xié)同設(shè)計(jì)需求。需要融合機(jī)器智能和領(lǐng)域?qū)I(yè)知識(shí)，以顯著加快設(shè)備、電路和系統(tǒng)級(jí)別的建模、分析和優(yōu)化。跨設(shè)計(jì)層的分層不確定性量化（UQ）。需要對(duì)過(guò)程變化下的復(fù)雜非均質(zhì)系統(tǒng)的不確定性進(jìn)行量化。由于許多相關(guān)的設(shè)計(jì)塊、高維不確定性源以及對(duì)不確定性統(tǒng)計(jì)行為的了解不足，此類(lèi)模型非常具有挑戰(zhàn)性。芯片和封裝結(jié)構(gòu)的高保真失效模型。精準(zhǔn)的多尺度行為模型對(duì)于準(zhǔn)確估計(jì)處理?xiàng)l件的失效時(shí)間或存在能力是必要的。隨著硅通孔（TSV）和互連線被縮小到亞微米長(zhǎng)度尺度，并且焊料凸塊被縮小到幾十微米，微結(jié)構(gòu)將影響電遷移驅(qū)動(dòng)的空隙以及疲勞斷裂。目前，這些失效機(jī)制的高保真模型尚不可用。材料和界面模型。半導(dǎo)體技術(shù)的規(guī)?；瘜?dǎo)致了材料和結(jié)構(gòu)之間的尺寸趨同，這反過(guò)來(lái)又導(dǎo)致了新的特性的出現(xiàn)。例如，電子、電氣、熱、機(jī)械和化學(xué)特性之間的復(fù)雜卷積。此外，縮放導(dǎo)致界面對(duì)材料至關(guān)重要。一般來(lái)說(shuō)，需要建立材料和界面的模型，將尺度從量子尺度過(guò)渡到連續(xù)尺度。材料特性數(shù)據(jù)庫(kù)。從器件級(jí)（FEOL、BEOL金屬和低k材料）、芯片級(jí)（3D互連和鍵合接口）到封裝級(jí)（焊料/底充料、模具化合物、再分布層（RDL）、凸點(diǎn)、熱界面材料（TIM）和冷卻解決方案）的建模結(jié)構(gòu)，需要開(kāi)發(fā)一個(gè)準(zhǔn)確的材料數(shù)據(jù)庫(kù)。還需要使用計(jì)算流體動(dòng)力學(xué)（CFD）模型建立有效傳熱系數(shù)預(yù)測(cè)的經(jīng)驗(yàn)關(guān)聯(lián)。表6列出了上述建模需求的當(dāng)前狀態(tài)。產(chǎn)品的可靠性是其在預(yù)期壽命內(nèi)執(zhí)行核心功能的能力。核心功能性能的降低以及輔助功能的損失將被視為可靠性的降低，而不是可靠性的損失?？煽啃缘膿p失和降低是由過(guò)度應(yīng)力和/或磨損機(jī)制導(dǎo)致的設(shè)備、組件、子系統(tǒng)和系統(tǒng)故障造成的。當(dāng)施加的載荷超過(guò)材料的臨界載荷/強(qiáng)度時(shí)，會(huì)發(fā)生過(guò)應(yīng)力失效，而在重復(fù)或循環(huán)施加亞臨界載荷時(shí)，會(huì)出現(xiàn)磨損失效。過(guò)度應(yīng)力失效機(jī)制通常是災(zāi)難性的和突然的，如脆性開(kāi)裂、脫粘、熔化和介電擊穿。磨損失效機(jī)制是通過(guò)累積損傷逐漸形成的，例如互連開(kāi)裂、脫粘和電遷移。熱、機(jī)械、電氣、化學(xué)、輻射、磁性和濕度荷載既可以單獨(dú)作用，也可以相互聯(lián)合作用，從而導(dǎo)致過(guò)度應(yīng)力和磨損失效機(jī)制。這些負(fù)載可能來(lái)自產(chǎn)品的內(nèi)部工作、外部環(huán)境或操作條件。此類(lèi)內(nèi)部和外部條件的應(yīng)用特定大小和持續(xù)時(shí)間對(duì)于評(píng)估可靠性至關(guān)重要。這種評(píng)估可以通過(guò)物理原型和測(cè)試或通過(guò)虛擬（模擬）原型和測(cè)試來(lái)執(zhí)行。表7提供了特定于應(yīng)用的可靠性鑒定指標(biāo)。可靠性鑒定指標(biāo)應(yīng)能夠創(chuàng)建類(lèi)似的故障模式，如在不同應(yīng)用的延長(zhǎng)運(yùn)行條件下發(fā)生的故障模式。盡管目前的許多標(biāo)準(zhǔn)都是基于過(guò)去的實(shí)踐和傳統(tǒng)，但隨著對(duì)潛在故障物理的理解以及基于真實(shí)現(xiàn)場(chǎng)性能的改進(jìn)和智能數(shù)據(jù)分析，這些標(biāo)準(zhǔn)仍在不斷發(fā)展。因此，表7中的大多數(shù)標(biāo)準(zhǔn)在未來(lái)10年中似乎不會(huì)發(fā)生重大變化。然而，隨著新材料和工藝以及對(duì)功率、性能、成本和尺寸更嚴(yán)格要求，如果新材料、工藝和尺寸在設(shè)計(jì)過(guò)程中不考慮可靠性，則可能難以滿足相同的可靠性指標(biāo)。因此，可靠性指標(biāo)的未來(lái)列以紅色顯示。表7：特定應(yīng)用可靠性標(biāo)準(zhǔn)
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