1. Storage Capacitor

DRAM Storage Cell 使用 Storage Capacitor 來存儲 Bit 信息。

從原理層面上看，一個最簡單的，存儲一個 Bit 信息的 DRAM Storage Cell 的結(jié)構(gòu)如下圖所示：

由以下 4 個部分組成：

• Storage Capacitor，即存儲電容，它通過存儲在其中的電荷的多和少，或者說電容兩端電壓差的高和低，來表示邏輯上的 1 和 0。
• Access Transistor，即訪問晶體管，它的導(dǎo)通和截止，決定了允許或禁止對 Storage Capacitor 所存儲的信息的讀取和改寫。
• Wordline，即字線，它決定了 Access Transistor 的導(dǎo)通或者截止。
• Bitline，即位線，它是外界訪問 Storage Capacitor 的唯一通道，當 Access Transistor 導(dǎo)通后，外界可以通過 Bitline 對 Storage Capacitor 進行讀取或者寫入操作。

Storage Capacitor 的 Common 端接在 Vcc/2。
當 Storage Capacitor 存儲的信息為 1 時，另一端電壓為 Vcc，此時其所存儲的電荷

Q = +Vcc/2 / C

當 Storage Capacitor 存儲的信息為 0 時，另一端電壓為 0，此時其所存儲的電荷

Q = -Vcc/2 / C

1.1 數(shù)據(jù)讀寫原理

從上面的結(jié)構(gòu)圖上分析，我們可以很容易的推測出 DRAM Storage Cell 的數(shù)據(jù)讀寫流程：

1. 讀數(shù)據(jù)時，Wordline 設(shè)為邏輯高電平，打開 Access Transistor，然后讀取 Bitline 上的狀態(tài)
2. 寫數(shù)據(jù)時，先把要寫入的電平狀態(tài)設(shè)定到 Bitline 上，然后打開 Access Transistor，通過 Bitline 改變 Storage Capacitor 內(nèi)部的狀態(tài)。

然而，在具體實現(xiàn)上，如果按照上面的流程對 DRAM Storage Cell 進行讀寫，會遇到以下的問題：

1. 外界的邏輯電平與 Storage Capacitor 的電平不匹配
   由于 Bitline 的電容值比 Storage Capacitor 要大的多（通常為 10 倍以上），當 Access Transistor 導(dǎo)通后，如果 Storage Capacitor 存儲的信息為 1 時，Bitline 電壓變化非常小。外界電路無法直接通過 Bitline 來讀取 Storage Capacitor 所存儲的信息。

2. 進行一次讀取操作后，Storage Capacitor 存儲的電荷會變化
   在進行一次讀取操作的過程中，Access Transistor 導(dǎo)通后，由于 Bitline 和 Storage Capacitor 端的電壓不一致，會導(dǎo)致 Storage Capacitor 中存儲的電荷量被改變。最終可能會導(dǎo)致在下一次讀取操作過程中，無法正確的判斷 Storage Capacitor 內(nèi)存儲的信息。

3. 由于 Capacitor 的物理特性，即使不進行讀寫操作，其所存儲的電荷都會慢慢變少
   這個特性要求 DRAM 在沒有讀寫操作時，也要主動對 Storage Capacitor 進行電荷恢復(fù)的操作。

為解決上述的問題，DRAM 在設(shè)計上，引入了 Differential Sense Amplifier。

2. Differential Sense Amplifier

Differential Sense Amplifier 包含 Sensing Circuit 和 Voltage Equalization Circuit 兩個主要部分。它主要的功能就是將 Storage Capacitor 存儲的信息轉(zhuǎn)換為邏輯 1 或者 0 所對應(yīng)的電壓，并且呈現(xiàn)到 Bitline 上。同時，在完成一次讀取操作后，通過 Bitline 將 Storage Capacitor 中的電荷恢復(fù)到讀取之前的狀態(tài)。

在后面的小節(jié)中，我們通過完整的數(shù)據(jù)讀取和寫入過程，來了解 Differential Sense Amplifier 工作原理。

2.1 Read Operation

一個完整的 Read Operation 包含了，Precharge、Access、Sense、Restore 四個階段。后續(xù)的小節(jié)中，將描述從 Storage Capacitor 讀取 Bit 1 的完整過程。

2.1.1 Precharge

在這個階段，首先會通過控制 EQ 信號，讓 Te1、Te2、Te3 晶體管處于導(dǎo)通狀態(tài)，將 Bitline 和 /Bitline 線上的電壓穩(wěn)定在 Vref 上, Vref = Vcc/2。然后進入到下一個階段。

2.1.2 Access

經(jīng)過 Precharge 階段， Bitline 和 /Bitline 線上的電壓已經(jīng)穩(wěn)定在 Vref 上了，此時，通過控制 Wordline 信號，將 Ta 晶體管導(dǎo)通。Storage Capacitor 中存儲正電荷會流向 Bitline，繼而將 Bitline 的電壓拉升到 Vref+。然后進入到下一個階段。

2.1.3 Sense

由于在 Access 階段，Bitline 的電壓被拉升到 Vref+，Tn2 會比 Tn1 更具導(dǎo)通性，Tp1 則會比 Tp2 更具導(dǎo)通性。
此時，SAN (Sense-Amplifier N-Fet Control) 會被設(shè)定為邏輯 0 的電壓，SAP (Sense-Amplifier P-Fet Control) 則會被設(shè)定為邏輯 1 的電壓，即 Vcc。由于 Tn2 會比 Tn1 更具導(dǎo)通性，/Bitline 上的電壓會更快被 SAN 拉到邏輯 0 電壓，同理，Bitline 上的電壓也會更快被 SAP 拉到邏輯 1 電壓。接著 Tp1 和 Tn2 進入導(dǎo)通狀態(tài)，Tp2 和 Tn1 進入截止狀態(tài)。
最后，Bitline 和 /Bitline 的電壓都進入穩(wěn)定狀態(tài)，正確的呈現(xiàn)了 Storage Capacitor 所存儲的信息 Bit。

2.1.4 Restore

在完成 Sense 階段的操作后，Bitline 線處于穩(wěn)定的邏輯 1 電壓 Vcc，此時 Bitline 會對 Storage Capacitor 進行充電。經(jīng)過特定的時間后，Storage Capacitor 的電荷就可以恢復(fù)到讀取操作前的狀態(tài)。

最后，通過 CSL 信號，讓 Tc1 和 Tc2 進入導(dǎo)通狀態(tài)，外界就可以從 Bitline 上讀取到具體的信息。

2.1.5 Timing

整個 Read Operation 的時序如下圖所示，其中的 Vcc 即為邏輯 1 所對應(yīng)的電壓，Gnd 為邏輯 0。

3. Write Operation

Write Operation 的前期流程和 Read Operation 是一樣的，執(zhí)行 Precharge、Access、Sense 和 Restore 操作。差異在于，在 Restore 階段后，還會進行 Write Recovery 操作。

3.1 Write Recovery

在 Write Recovery 階段時，通過控制 WE (Write Enable) 信號，讓 Tw1 和 Tw2 進入導(dǎo)通狀態(tài)。此時，Bitline 會被 input 拉到邏輯 0 電平，/Bitline 則會被 /input 拉到邏輯 1 電平。
經(jīng)過特定的時間后，當 Storage Capacitor 的電荷被 Discharge 到 0 狀態(tài)時，就可以通過控制 Wordline，將 Storage Capacitor 的 Access Transistor 截止，寫入 0 的操作就完成了。

4. 參考資料

1. Memory Systems - Cache Dram and Disk

DRAM 原理 2 ：DRAM Memory Organization

作者：codingbelief 發(fā)布于：2016-6-14 22:43 分類：基礎(chǔ)技術(shù)

在 DRAM Storage Cell 章節(jié)中，介紹了單個 Cell 的結(jié)構(gòu)。在本章節(jié)中，將介紹 DRAM 中 Cells 的組織方式。

為了更清晰的描述 Cells 的組織方式，我們先對上一章節(jié)中的 DRAM Storage Cell 進行抽象，最后得到新的結(jié)構(gòu)圖，如下：

1. Memory Array

DRAM 在設(shè)計上，將所有的 Cells 以特定的方式組成一個 Memory Array。本小節(jié)將介紹 DRAM 中是如何將 Cells 以 特定形式的 Memory Array 組織起來的。

首先，我們在不考慮形式的情況下，最簡單的組織方式，就是在一個 Bitline 上，掛接更多的 Cells，如下圖所示：

然而，在實際制造過程中，我們并不會無限制的在 Bitline 上掛接 Cells。因為 Bitline 掛接越多的 Cells，Bitline 的長度就會越長，也就意味著 Bitline 的電容值會更大，這會導(dǎo)致 Bitline 的信號邊沿速率下降（電平從高變低或者從低變高的速率），最終導(dǎo)致性能的下降。為此，我們需要限制一條 Bitline 上掛接的 Cells 的總數(shù)，將更多的 Cells 掛接到其他的 Bitline 上去。

從 Cell 的結(jié)構(gòu)圖中，我們可以發(fā)現(xiàn)，在一個 Cell 的結(jié)構(gòu)中，有兩條 Bitline，它們在功能上是完全等價的，因此，我們可以把 Cells 分攤到不同的 Bitline 上，以減小 Bitline 的長度。然后，Cells 的組織方式就變成了如下的形式：

當兩條 Bitline 都掛接了足夠多的 Cells 后，如果還需要繼續(xù)拓展，那么就只能增加 Bitline 了，增加后的結(jié)構(gòu)圖如下：

從圖中我們可以看到，增加 Bitline 后，Sense Amplifier、Read Latch 和 Write Driver 的數(shù)量也相應(yīng)的增加了，這意味著成本、功耗、芯片體積都會隨著增加。由于這個原因，在實際的設(shè)計中，會優(yōu)先考慮增加 Bitline 上掛接的 Cells 的數(shù)量，避免增加 Bitline 的數(shù)量，這也意味著，一般情況下 Wordline 的數(shù)量會比 Bitline 多很多。

上圖中，呈現(xiàn)了一個由 16 個 Cells 組成的 Memory Array。其中的控制信號有 8 個 Wordline、2 個 CSL、2 個 WE，一次進行 1 個 Bit 的讀寫操，也就是可以理解為一個 8 x 2 x 1 的 Memory Array。

如果把 2 個 CSL 和 2 個 WE 合并成 1 個 CSL 和 1 個 WE，如下圖所示。此時，這個 Memory Array 就有 8 Wordline、1 個 CSL、1 個 WE，一次可以進行 2 個 Bit 的讀寫操作，也就是成為了 8 x 1 x 2 的 Memory Array。

按照上述的過程，不斷的增加 Cells 的數(shù)量，最終可以得到一個 m x n x w 的 Memory Array，如下圖所示

其中，m 為 Wordline 的數(shù)量、n 為 CSL 和 WE 控制信號的數(shù)量、w 則為一次可以進行讀寫操作的 Bits。
在實際的應(yīng)用中，我們通常以 Rows x Columns x Data Width 來描述一個 Memory Array。后續(xù)的小節(jié)中，將對這幾個定義進行介紹。

1.1 Data Width

Memory Array 的 Data Width 是指對該 Array 進行一次讀寫操作所訪問的 Bit 位數(shù)。這個位數(shù)與 CSL 和 WE 控制線的組織方式有關(guān)。

1.2 Rows

DRAM Memory 中的 Row 與 Wordline 是一一對應(yīng)的，一個 Row 本質(zhì)上就是所有接在同一根 Wordline 上的 Cells，如下圖所示。

DRAM 在進行數(shù)據(jù)讀寫時，選中某一 Row，實質(zhì)上就是控制該 Row 所對應(yīng)的 Wordline，打開 Cells，并將 Cells 上的數(shù)據(jù)緩存到 Sense Amplifiers 上。

Row Size

一個 Row 的 Size 即為一個 Row 上面的 Cells 的數(shù)量。其中一個 Cell 存儲 1 個 Bit 的信息，也就是說，Row Size 即為一個 Row 所存儲的 Bit 位數(shù)。

1.3 Columns

Column 是 Memory Array 中可尋址的最小單元。一個 Row 中有 n 個 Column，其中 n = Row Size / Data Width。下圖是 Row Size 為 32，Data Width 為 8 時，Column 的示例。

Column Size

一個 Column 的 Size 即為該 Column 上所包含的 Cells 的數(shù)量，與 Data Width 相同。Column Size 和 Data Width 在本質(zhì)上是一樣的，也是與 CSL 和 WE 控制線的組織方式有關(guān)（參考 Memory Array 小節(jié)中關(guān)于 CSL 的描述）。

2. Memory Bank

隨著 Bitline 數(shù)量的不斷增加，Wordline 上面掛接的 Cells 也會越來越多，Wordline 會越來越長，繼而也會導(dǎo)致電容變大，邊沿速率變慢，性能變差。因此，一個 Memory Array 也不能無限制的擴大。

為了在不減損性能的基礎(chǔ)上進一步增加容量，DRAM 在設(shè)計上將多個 Memory Array 堆疊到一起，如下圖所示：

其中的每一個 Memory Array 稱為一個 Bank，每一個 Bank 的 Rows、Columns、Data Width 都是一樣的。在 DRAM 的數(shù)據(jù)訪問時，只有一個 Bank 會被激活，進行數(shù)據(jù)的讀寫操作。

以下是一個 DRAM Memory Organization 的例子：