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DRAM基本結(jié)構(gòu)與原理（一）
東南大學(xué)ASIC工程中心
matlinsas@gmail.com
DRAM（Dynamic
Random Access Memory），即動(dòng)態(tài)隨機(jī)存儲(chǔ)器，也就是我們常說的計(jì)算機(jī)內(nèi)存，在現(xiàn)代計(jì)算機(jī)系統(tǒng)和SOC系統(tǒng)中有很重要的作用。本文主要對(duì)DRAM中的一些基本原理進(jìn)行總結(jié)，目的是為了更好理解DDRC（Double
Data Rata DRAM controller）中的時(shí)序關(guān)系與時(shí)序參數(shù)。
一．
DRAM基本電路結(jié)構(gòu)
2.1基本存儲(chǔ)單元cell
2.1.1
3T1C與1T1C
DRAM基本電路結(jié)構(gòu)如圖所示：
圖中的基本結(jié)構(gòu)單元是1T1C（1
Transistor -1 Capacitor）。其工作的大致原理是：當(dāng)Word
Line選通時(shí)，晶體管導(dǎo)通，從而可以從Bit
Line上讀取存儲(chǔ)在電容器上的位信息。
而在早期的DRAM中的基本結(jié)構(gòu)卻不是這樣的，而是3T1C（3
Transistor -1 Capacitor）如下圖所示：
使用三個(gè)晶體管作為開關(guān)，這樣設(shè)計(jì)的優(yōu)點(diǎn)是：當(dāng)讀取存儲(chǔ)在電容上的位信息時(shí)，不會(huì)影響電容上的電荷，從而讀后不需要對(duì)單元進(jìn)行precharge。關(guān)于precharge的原理在下文會(huì)有詳細(xì)介紹，這里我們只要了解3T1C的結(jié)構(gòu)讀存儲(chǔ)器不會(huì)破壞其存儲(chǔ)在DRAM中的信息。但是由于1T1C的結(jié)構(gòu)比3T1C的結(jié)構(gòu)面積節(jié)省很多，因此現(xiàn)代DRAM中常用的還是1T1C結(jié)構(gòu)。
此外由DRAM基本電路結(jié)構(gòu)圖，我們可以知道DRAM的信息是存儲(chǔ)在在電容當(dāng)中，而電容中的電荷會(huì)因?yàn)槁╇娏鞔嬖谠蚨饾u漏掉，因此需要不斷refresh（刷新），這也是DRAM稱為動(dòng)態(tài)的原因。例如，90nm工藝下，DRAM的cell單元的電容量是30pf，它的漏電流是1fA，漏光的時(shí)間是隨著溫度的變化而變化的?，F(xiàn)在的DRAM的刷新時(shí)間一般是32ms或者64ms。
2.1.2
堆電容（Stacked
Capacitor）與溝電容（Trench
Capacitor）
下面我們從更底層來了解DRAM存儲(chǔ)電容，關(guān)于存儲(chǔ)電容在現(xiàn)代業(yè)界也沒有統(tǒng)一，仍然存在兩大陣營(yíng)，分別是堆電容（Stacked
Capacitor）與溝電容（Trench
Capacitor），像三星這樣的大公司使用是前者。因?yàn)檫@兩種電容在任何DRAM中都是存在的而且是需要考慮到的，下面我們來分別介紹一下這兩種電容。
兩種電容原理圖如下所示：
如上圖所示：trench電容是存在于深入到硅下面的，而stacked電容是存在于不同的多晶硅層中間。這兩種電容分別有自己的優(yōu)缺點(diǎn)：
trench電容是深入到硅下面的，相當(dāng)于從二維到三維的拓展，可以保證在相同的電荷容量下，面積小，成本低，由于其表面平坦更易制造，使它更易集成到邏輯優(yōu)化工藝技術(shù)里（這里我認(rèn)為就是通用的電路設(shè)計(jì)里）。由于深入到硅下面的，在上層的邏輯電路結(jié)構(gòu)形成之前就存在，與上層無電路關(guān)，有利于電路優(yōu)化。
關(guān)于stacked電容，由于是存在不同的多晶硅層之間的，因此bitline與多晶硅之間也會(huì)存在電容，且這種電容屬于stacked
電容，如下圖所示。
由于每個(gè)Bitline上連著很多并聯(lián)的Bitline
Capacitor，因此存儲(chǔ)電容大小遠(yuǎn)比Bitline
電容小，大約只有1/10。所以當(dāng)transistor選同時(shí)，存儲(chǔ)在存儲(chǔ)電容上的電荷傳輸?shù)?/span>Bitline時(shí)，Bitline上的電壓變化很小，需要使用差分比較放大器（此差分比較放大器非模擬集成電路中的差放，而是通過跟參考電壓作對(duì)比）。
2.2感應(yīng)放大器
2.2.1
Open
Bitline與Folded
Bitline
差分比較放大器需要使用一對(duì)Bitline來感知DRAM中的信息，而且要保證用來做對(duì)比的兩個(gè)Bitline在電壓與電容值上是相互匹配的，所以他們的走線長(zhǎng)度與連接的cell數(shù)（也就是并聯(lián)的Bitline
電容數(shù)）必須非常接近。有兩種常用的選擇方法：
Open bitlines：差分比較器的兩個(gè)輸入是來自兩個(gè)不同的array。
Folded bitlines：差分比較器的兩個(gè)輸入是來自兩個(gè)相同的array。
兩種方式的原理圖，如下圖所示：
Open
Bitlines結(jié)構(gòu)占用的面積比Folded
Bitlines結(jié)構(gòu)小，因?yàn)橐粋€(gè)array只需要輸出一個(gè)bitline，而后者需要輸出兩個(gè)bitline到比較器。但是Open
Bitlines結(jié)構(gòu)存在缺點(diǎn)：1
需要在DRAM的邊界上使用假（dummy）array，為了滿足bitlines
pairs在長(zhǎng)度和電容上都是匹配的要求；2
因?yàn)?/span>bitlines是來自不同的array，所以其受到噪聲影響更大。在現(xiàn)代
DRAM中Open
Bitlines結(jié)構(gòu)幾乎不用了，但隨著工藝的發(fā)展，理論上Open
Bitlines的優(yōu)點(diǎn)更大。
2.2.2
差分感應(yīng)放大器
A.
作用
1）
將bitline上的微小電壓變化放大，并轉(zhuǎn)化成數(shù)字信號(hào)。
2）
將被讀的bit位所在的那一行基本單元cell的值重新存入cell，因?yàn)樵?/span>transistor打開時(shí)，存儲(chǔ)在存儲(chǔ)電容中的電荷將于bitline共享了，存儲(chǔ)在存儲(chǔ)電容中的電荷變少了，因此需要將值再次存入cell（無論該bit是否被讀，只要是同一行的都需要進(jìn)行該步操作）。
3）
臨時(shí)存儲(chǔ)器的作用，臨時(shí)存儲(chǔ)bitline上的值。
B.
電路結(jié)構(gòu)
整個(gè)電路結(jié)構(gòu)如上圖所示，具體信號(hào)與電路說明見下文的DRAM讀寫操作分析。
2.1DRAM讀寫操作
DRAM讀操作主要分為四種操作：precharge、access、sense、restore。具體操作如下：
Precharge
EQ電路，通過EQ信號(hào)使能將bitline上電壓變?yōu)?/span>Vref通常為Vcc/2。
Access
Wordline信號(hào)選通transistor，使得bitline上電壓發(fā)生微小變化，使得PFet與NFet的傳導(dǎo)性不同。
Sense
由于上下電路的傳導(dǎo)性不同，sense電路使低電壓更低，直至變?yōu)椤?/span>0”；使高電壓更高，直至變?yōu)椤?/span>1”。
Restore
Bitline上的高、低電平可以通過transistor給存儲(chǔ)電容充電，且對(duì)于讀DRAM操作，CSL有效，WE無效，因此bitline上的高低電平可以傳輸?shù)?/span>output上。
對(duì)于寫DRAM操作，WE有效，input信號(hào)可以通過如下圖所示的通路給存儲(chǔ)電容充放電。
這里我們看到了兩根bitline線，若一個(gè)列數(shù)為512的DRAM確實(shí)有1024根bitline線，只是對(duì)于奇數(shù)行與偶數(shù)行所選通的cell是不同列的（這里的類是下圖左中列，而在實(shí)際電路中它們的列是相同的），但是輸出還是512根線。
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