大規(guī)模芯片設(shè)計帶來驗證新挑戰(zhàn)，Cadence妙招破局

懶人葛優(yōu)癱 2017-05-08

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隨著芯片的集成度增加，物聯(lián)網(wǎng)等新應用帶動的多樣化需求增長，在集成電路的設(shè)計中，驗證變得越來越重要。在過去，集成電路工程師把驗證稱之為買保險，因為一個集成電路的設(shè)計周期非常長，且流片成本極大，如果沒有驗證，最后出錯了，就會造成不可彌補的損失。

Cadence公司全球副總裁石豐瑜先生則認為，驗證更像是健康體檢，在不可挽回的結(jié)果出現(xiàn)之前做好一切，防患于未然?？傊褪窃诂F(xiàn)在的集成電路設(shè)計中，驗證不可或缺。

大規(guī)模芯片設(shè)計帶來驗證新挑戰(zhàn)，Cadence妙招破局

Cadence公司全球副總裁石豐瑜

集成電路越來越復雜，驗證迎來新挑戰(zhàn)

在集成電路的設(shè)計中，驗證的存在就是為了確保所設(shè)計電路功能的準確性，具體的方式可以通過軟件仿真和硬件仿真。軟件仿真很直觀，簡單來說就像調(diào)試軟件程序，在這個過程中，參與者可以看到每一時刻的狀態(tài)；而硬件仿真一般就是指FPGA驗證，也就是說把電路用FPGA來實現(xiàn)，驗證電路。

Cadence公司認為，2017年的驗證有兩大趨勢：首先是改善用于驗證的核心引擎，包括形式驗證、仿真、硬件加速仿真和以FPGA為基礎(chǔ)的原型驗證，提高速度、容量和資源利用率；其次，智能化驗證應利用核心引擎，更合理的制定驗證任務的執(zhí)行方式和引擎組合。而在核心引擎之后，并行仿真也將成為2017年的主流趨勢。

而伴隨著SoC的尺寸和集成度增加，驗證面臨新挑戰(zhàn)，歷經(jīng)三十年發(fā)展的仿真邁進了一個新時代。

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計算能力推動方針技術(shù)的發(fā)展

根據(jù)石豐瑜先生介紹，從以上世紀八十年代Verilog-XL 和 RapidSim 等編譯代碼仿真器為代表的第一來商業(yè)化仿真技術(shù)算起，仿真技術(shù)能管理了三代的發(fā)展。

據(jù)了解，第一代仿真器的工作機制是先編譯成p代碼再將其執(zhí)行，因此運行速度極為緩慢，但是對當時的小型設(shè)計來說，已經(jīng)足夠了；

到了九十年代中期，隨著綜合技術(shù)的出現(xiàn)，設(shè)計規(guī)模變大，就出現(xiàn)了編譯代碼仿真器滿足設(shè)計對速度、容量的要求，這是第二代仿真器。這時候的仿真器的工作原理是在運行仿真之前，將源代碼轉(zhuǎn)化為機器代碼。自其出現(xiàn)以來，就一直是業(yè)界主流的仿真器，它們實現(xiàn)了對 e、 SystemC? 、 SystemVerilog、 CPF 和 UPF 等多種新標準的支持。然而，隨著設(shè)計尺寸變得越來越龐大，越來越復雜，第二代仿真技術(shù)已經(jīng)無法滿足市場需求。這就推動了第三代仿真器的面世。

“現(xiàn)在的芯片包含的門很多，數(shù)百萬級別，且有各樣的組合；再者，隨著物聯(lián)網(wǎng)等便攜設(shè)備的逐漸流行，功耗成為了驗證的關(guān)鍵；加上芯片平臺跑了很多OS，很多軟件，這就給芯片的驗證帶來新的需求，為了保證越來越復雜產(chǎn)品的質(zhì)量，驗證平臺要進步，仿真也要更新”，石豐瑜告訴半導體行業(yè)觀察的記者。

為了適應SoC尺寸的增長和復雜度的提升，仿真技術(shù)也在迅速發(fā)展。最近出現(xiàn)的并行仿真正是這樣一種通過加快測試速度來提高驗證效率的技術(shù)。在并行仿真技術(shù)的新時代中，工程師再也無需擔憂驗證會成為瓶頸了。

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三代仿真技術(shù)

Cadence全新平臺解決驗證之難

為了幫助IC驗證工程師解決驗證之難，Cadence公司推出了全新的驗證平臺，助力集成電路產(chǎn)業(yè)的發(fā)展。

首先，Cadence推出了業(yè)界首個第三代的并仿真平臺Xcelium。

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Cadence公司系統(tǒng)與驗證事業(yè)部產(chǎn)品管理與運營副總裁Michal Siwinski

據(jù)Cadence公司系統(tǒng)與驗證事業(yè)部產(chǎn)品管理與運營副總裁Michal Siwinski先生介紹，新一代的仿真平臺Xcelium是基于上一代的Incisive仿真平臺，結(jié)合Cadence早前收購的Rocketick公司的技術(shù)開發(fā)的。較Cadence上一代仿真平臺，Xcelium單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。在寄存器傳輸級（RTL）仿真可平均提速3倍，門級仿真可提高5倍，DFT仿真可提高 10倍，節(jié)約項目時間達數(shù)周至數(shù)月。

從介紹中我們得知，Cadence Xcelium仿真平臺已經(jīng)在移動、圖像、服務器、消費電子、物聯(lián)網(wǎng)（IoT）和汽車等多個領(lǐng)域的早期用戶中得到了成功應用，并通過產(chǎn)品流片驗證。支持標準多核服務器（多達 64 核）且采用獲得專利的細粒多進程技術(shù)， Xcelium 可以將編譯代碼仿真平臺上運行的仿真分解成可加速和不可加速兩個部分?？杉铀俚牟糠郑ㄈ玳T級網(wǎng)標或 SystemVerilog RTL 部分）由并行引擎處理，驗證工程師無需改變測試平臺、設(shè)計或斷言。 Xcelium 在語言層運作，因此不依賴于工藝節(jié)點，也無所謂設(shè)計是一個 CPU、處理器，還是一個數(shù)據(jù)通路設(shè)計。此外，設(shè)計層次也不會造成影響。

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對于新平臺的推出是否會給開發(fā)者帶來操作指令的相關(guān)問題，根據(jù)Cadence方面介紹，第三代平臺的指令和上一代的指令基本是完全繼承，只需要在名稱上做一些小改變，就能完全契合新需求。

基于FPGA的原型驗證平臺Protium S1是Cadence的另一個殺手锏。

Michal Siwinski指出，Protium S1采用Xilinx Virtex UltraScale FPGA技術(shù)，設(shè)計容量比上一代平臺提升6倍，性能提高2倍。

而從Cadence的相關(guān)介紹中我們可以看到，Protium S1與Cadence? Palladium? Z1企業(yè)級仿真平臺前端一致，初始設(shè)計啟動速度較傳統(tǒng)FPGA原型平臺提升80%。這個平臺更可以確保多至數(shù)以百計的軟件開發(fā)者在開發(fā)流程的最早階段，就能專注于設(shè)計驗證和軟件開發(fā)，而不僅僅是原型驗證。

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Protium S1提高初啟時間

值得一提的是，Protium S1不是一個單一的解決方案，Cadence方面不但提供單板、單機架系統(tǒng)、多機架配置的硬件選擇，很提供了包括配件和軟件在內(nèi)的多種選擇，幫助開發(fā)者提升設(shè)計效率，保證產(chǎn)品質(zhì)量。

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Protium S1的多樣化解決方案

作為一個全球領(lǐng)先的EDA工具提供商，Cadence的解決方案當然并不止這兩種，他們提供了包括JasperGold?形式化驗證工具、Xcelium?并行仿真平臺、Palladium?硬件仿真加速器以及Protium? FPGA原型驗證平臺核心引擎在內(nèi)的一個套間，另外還在套間中囊括了驗證IP、Perspec?測試、vManger?指標與Indago?調(diào)試等多引擎驗證架構(gòu)，全方位解決IC驗證中的問題。

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