TTL —— Transistor-Transistor Logic
LVTTL —— Low Voltage TTL
CMOS —— Complementary metal-oxide-semiconductor
LVCMOS —— Low Voltage CMOS
ECL —— Emitter Coupled Logic
PECL —— PECL：Pseudo/Positive ECL
LVPECL —— Low Voltage PECL
LVDS —— Low Voltage Differential Signaling
BLVDS —— Bus Low Voltage Differential Signaling
HSTL —— High Speed Transceiver Logic
SSTL —— Stub Series Terminated Logic，殘余連續(xù)終結邏輯電路
1. TTL：Transistor-Transistor Logic 三極管結構。
VCC：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因為2.4V與5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。在低速且對功耗無要求的系統(tǒng)中使用。
2. LVTTL，又分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL)。目前比較常用，多用在處理器等高速芯片。
3.3V LVTTL：
VCC：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
VCC：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
TTL使用注意：TTL電平一般過沖都會比較嚴重，可以在始端串22歐或33歐電阻；TTL電平輸入腳懸空時是內(nèi)部認為是高電平。要下拉的話應用1k以下電阻下拉。TTL輸出不能驅動CMOS輸入。
3. CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
VCC：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相對TTL有了更大的噪聲容限，輸入阻抗遠大于TTL輸入阻抗。對應3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅動。
4. LVCMOS
3.3V LVCMOS：
VCC：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
VCC：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS結構內(nèi)部寄生有可控硅結構，當輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時，電流足夠大的話，可能引起閂鎖效應，導致芯片的燒毀。
5. ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差分結構)
VCC=0V；VEE：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驅動能力強，噪聲小，很容易達到幾百M的應用。但是功耗大，需要負電源。為簡化電源，出現(xiàn)了PECL(ECL結構，改用正電壓供電)和LVPECL。
6. PECL：Pseudo/Positive ECL
VCC=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
7. LVPELC：Low Voltage PECL
VCC=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同電平不能直接驅動。中間可用交流耦合、電阻網(wǎng)絡或專用芯片進行轉換。以上三種均為射隨輸出結構，必須有電阻拉到一個直流偏置電壓。(如多用于時鐘的LVPECL：直流匹配時用130歐上拉，同時用82歐下拉；交流匹配時用82歐上拉，同時用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)
前面的電平標準擺幅都比較大，為降低電磁輻射，同時提高開關速度又推出LVDS電平標準。
8. LVDS：Low Voltage Differential Signaling
差分對輸入輸出，內(nèi)部有一個恒流源3.5-4mA，在差分線上改變方向來表示0和1。通過外部的100歐匹配電阻(并在差分線上靠近接收端)轉換為±350mV的差分電平。
LVDS使用注意：可以達到600M以上，PCB要求較高，差分線要求嚴格等長，差最好不超過10mil(0.25mm)。100歐電阻離接收端距離不能超過500mil，最好控制在300mil以內(nèi)。
9. BLVDS是在LVDS 基礎上面發(fā)展起來的，總線 LVDS (BLVDS) 是基于 LVDS 技術的總線接口電路的一個新系列，專門用于實現(xiàn)多點電纜或背板應用。它不同于標準的 LVDS，提供增強的驅動電流，以處理多點應用中所需的雙重傳輸。
BLVDS 具備大約 250mV 的低壓差分信號以及快速的過渡時間。這可以讓產(chǎn)品達到自 100 Mbps 至超過 1Gbps 的高數(shù)據(jù)傳輸速率。此外，低電壓擺幅可以降低功耗和噪聲至最小化。差分數(shù)據(jù)傳輸配置提供有源總線的 +/-1V 共模范圍和熱插拔器件。
BLVDS 產(chǎn)品有兩種類型，可以為所有總線配置提供最優(yōu)化的接口器件。兩個系列分別是線路驅動器和接收器和串行器/解串器芯片組。
BLVDS 可以解決高速總線設計中面臨的許多挑戰(zhàn)。 BLVDS 無需特殊的終端上拉軌。它無需有源終端器件，利用常見的供電軌（3.3V 或 5V），采用簡單的終端配置，使接口器件的功耗最小化，產(chǎn)生很少的噪聲，支持業(yè)務卡熱插拔和以 100 Mbps 的速率驅動重載多點總線。 總線 LVDS 產(chǎn)品為設計人員解決高速多點總線接口問題提供了一個新選擇。
10. HSTL（High Speed Transceiver Logic）
是由JEDEC（Joint Electron Device Engineering Council，屬于電子工業(yè)協(xié)會EIA）在1995年正式制定的一種電路邏輯標準。
HSTL是一種技術獨立的數(shù)字集成電路接口標準，為了實現(xiàn)電壓擴展和技術獨立I/O結構而開發(fā)的。此標準所要求的I/O結構是差分放大輸入（一個輸入內(nèi)部關聯(lián)成一個用戶提供的輸入?yún)⒖茧妷?，此電壓用于單端輸入）和使?/span>Vcco的輸出。所謂技術獨立，實際上指用來做輸入?yún)⒖己洼敵?/span>Vcco的電壓，與器件本身的供電電壓不同。
HSTL主要用于QDR存儲器：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，輸入為輸入為比較器結構，比較器一端接參考電平(VCCIO/2)，另一端接輸入信號。對參考電平要求比較高(1%精度)。
11. SSTL：Stub Series Terminated Logic,殘余連續(xù)終結邏輯電路
SSTL接口標準也是JEDEC所認可的標準之一。該標準專門針對高速內(nèi)存(特別是SDRAM)接口。SSTL規(guī)定了開關特點和特殊的端接方案，它可獲得高達200MHz的工作頻率。
SSTL接口標準將是下一代高速內(nèi)存接口的首選。目前，存在兩種SSTL的標準。SSTL_3是3.3V標準；SSTL_2是2.5V標準。針對這兩個標準，JEDEC根據(jù)輸出緩沖器的特點定義出多個不同的等級(I級和II級最受歡迎)。
SSTL_2/3 I/O標準的主要應用是與SDRAM接口。高端服務器、膝上計算機以及各種網(wǎng)絡產(chǎn)品，如ATM交換機、IP路由器/交換機和幀中繼接口等，均需要使用板上SDRAM。當使用的是高速SDRAM時，就可選擇SSTL接口標準。
主要用于DDR存儲器。和HSTL基本相同。V¬¬CCIO=2.5V，輸入為輸入為比較器結構，比較器一端接參考電平1.25V，另一端接輸入信號。對參考電平要求比較高(1%精度)。
HSTL和SSTL大多用在300M以下。
12. 其它
CML：是內(nèi)部做好匹配的一種電路，不需再進行匹配。三極管結構，也是差分線，速度能達到3G以上。只能點對點傳輸。
GTL：類似CMOS的一種結構，輸入為比較器結構，比較器一端接參考電平，另一端接輸入信號。1.2V電源供電。
VCC=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
VCC=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
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