數(shù)字邏輯的電平標(biāo)準(zhǔn)(轉(zhuǎn)載)
上一篇 / 下一篇 2007-04-19 12:33:17 / 天氣: 晴朗 / 心情: 高興
常用電平標(biāo)準(zhǔn)
現(xiàn)在常用的電平標(biāo)準(zhǔn)有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面簡(jiǎn)單介紹一下各自的供電電源、電平標(biāo)準(zhǔn)以及使用注意事項(xiàng)。
TTL：Transistor-Transistor Logic 三極管結(jié)構(gòu)。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因?yàn)?.4V與5V之間還有很大空閑，對(duì)改善噪聲容限并沒(méi)什么好處，又會(huì)白白增大系統(tǒng)功耗，還會(huì)影響速度。所以后來(lái)就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL)。
3.3V LVTTL：
Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用。多用在處理器等高速芯片，使用時(shí)查看芯片手冊(cè)就OK了。
TTL使用注意：TTL電平一般過(guò)沖都會(huì)比較嚴(yán)重，可能在始端串22歐或33歐電阻；
TTL電平輸入腳懸空時(shí)是內(nèi)部認(rèn)為是高電平。要下拉的話(huà)應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMOS輸入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相對(duì)TTL有了更大的噪聲容限，輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對(duì)應(yīng)3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時(shí)，電流足夠大的話(huà)，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。
ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差分結(jié)構(gòu))
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驅(qū)動(dòng)能力強(qiáng)，噪聲小，很容易達(dá)到幾百M(fèi)的應(yīng)用。但是功耗大，需要負(fù)電源。為簡(jiǎn)化電源，出現(xiàn)了PECL(ECL結(jié)構(gòu)，改用正電壓供電)和LVPECL。
PECL：Pseudo/Positive ECL
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPELC：Low Voltage PECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同電平不能直接驅(qū)動(dòng)。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M(jìn)行轉(zhuǎn)換。以上三種均為射隨輸出結(jié)構(gòu)，必須有電阻拉到一個(gè)直流偏置電壓。(如多用于時(shí)鐘的LVPECL：直流匹配時(shí)用130歐上拉，同時(shí)用82歐下拉；交流匹配時(shí)用82歐上拉，同時(shí)用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)
前面的電平標(biāo)準(zhǔn)擺幅都比較大，為降低電磁輻射，同時(shí)提高開(kāi)關(guān)速度又推出LVDS電平標(biāo)準(zhǔn)。
LVDS：Low Voltage Differential Signaling
差分對(duì)輸入輸出，內(nèi)部有一個(gè)恒流源3.5-4mA，在差分線(xiàn)上改變方向來(lái)表示0和1。通過(guò)外部的100歐匹配電阻(并在差分線(xiàn)上靠近接收端)轉(zhuǎn)換為±350mV的差分電平。
LVDS使用注意：可以達(dá)到600M以上，PCB要求較高，差分線(xiàn)要求嚴(yán)格等長(zhǎng)，差最好不超過(guò)10mil(0.25mm)。100歐電阻離接收端距離不能超過(guò)500mil，最好控制在300mil以?xún)?nèi)。
其他的一些：
CML：是內(nèi)部做好匹配的一種電路，不需再進(jìn)行匹配。三極管結(jié)構(gòu)，也是差分線(xiàn)，速度能達(dá)到3G以上。只能點(diǎn)對(duì)點(diǎn)傳輸。
GTL：類(lèi)似CMOS的一種結(jié)構(gòu)，輸入為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號(hào)。1.2V電源供電。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
HSTL是主要用于QDR存儲(chǔ)器的一種電平標(biāo)準(zhǔn)：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平(VCCIO/2)，另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度)。
SSTL主要用于DDR存儲(chǔ)器。和HSTL基本相同。V¬¬CCIO=2.5V，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平1.25V，另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度)。
HSTL和SSTL大多用在300M以下。
RS232采用±12-15V供電，我們電腦后面的串口即為RS232標(biāo)準(zhǔn)。+12V表示0，-12V表示1?？梢杂肕AX3232等專(zhuān)用芯片轉(zhuǎn)換，也可以用兩個(gè)三極管加一些外圍電路進(jìn)行反相和電壓匹配。
RS485是一種差分結(jié)構(gòu)，相對(duì)RS232有更高的抗干擾能力。傳輸距離可以達(dá)到上千米。
差分信號(hào) LVDS
1 差分信號(hào)
差分信號(hào)用一個(gè)數(shù)值來(lái)表示兩個(gè)物理量之間的差異。從嚴(yán)格意義上講，所有電壓信號(hào)都是差分的，因?yàn)橐粋€(gè)電壓只能相對(duì)于另一個(gè)電壓而言。在某些系統(tǒng)里，系統(tǒng)‘地’被用作電壓基準(zhǔn)點(diǎn)。當(dāng)‘地’作為電壓測(cè)量基準(zhǔn)時(shí)，這種信號(hào)規(guī)劃被稱(chēng)為單端的。使用該術(shù)語(yǔ)是因信號(hào)采用單個(gè)導(dǎo)體上的電壓來(lái)表示的；另一方面，一個(gè)差分信號(hào)作用在兩個(gè)導(dǎo)體上。信號(hào)值是兩個(gè)導(dǎo)體間的電壓差。盡管不是非常必要，這兩個(gè)電壓的平均值還是會(huì)經(jīng)常保持一致。
差分信號(hào)具有如下優(yōu)點(diǎn)：
（1）因?yàn)榭梢钥刂?#8220;基準(zhǔn)”電壓，所以很容易識(shí)別小信號(hào)。從差分信號(hào)恢復(fù)的信號(hào)值在很大程度上與‘地’的精確值無(wú)關(guān)，而在某一范圍內(nèi)。
（2）它對(duì)外部電磁干擾（EMI）是高度免疫的。一個(gè)干擾源幾乎相同程度地影響差分信號(hào)對(duì)的每一端。既然電壓差異決定信號(hào)值，這樣將忽視在兩個(gè)導(dǎo)體上出現(xiàn)的任何同樣干擾。
（3）在一個(gè)單電源系統(tǒng)，能夠從容精確地處理‘雙極’信號(hào)。為了處理單端、單電源系統(tǒng)的雙極信號(hào)，必須在地與電源干線(xiàn)之間任意電壓處（通常是中點(diǎn)）建立一個(gè)虛地。用高于虛地的電壓表示正極信號(hào)，低于虛地的電壓表示負(fù)極信號(hào)。必須把虛地正確分布到整個(gè)系統(tǒng)里。而對(duì)于差分信號(hào)，不需要這樣一個(gè)虛地，這就使處理和傳播雙極信號(hào)有一個(gè)高逼真度，而無(wú)須依賴(lài)虛地的穩(wěn)定性。
LVDS、PECL、RS-422等標(biāo)準(zhǔn)都采取差分傳輸方式。
2 LVDS總線(xiàn)
LVDS(Low Voltage Differential Signaling)是一種小振幅差分信號(hào)技術(shù)。LVDS在兩個(gè)標(biāo)準(zhǔn)中定義：1996年3月通過(guò)的IEEE P1596.3主要面向SCI(Scalable Coherent Interface)，定義了LVDS的電特性，還定義了SCI協(xié)議中包交換時(shí)的編碼；1995年11月通過(guò)的ANSI/EIA/EIA-644主要定義了LVDS的電特性，并建議655Mbps的最大速率和1.923Gbps的小失真理論極限速率。在兩個(gè)標(biāo)準(zhǔn)中都指定了與傳輸介質(zhì)無(wú)關(guān)的特性。只要傳輸介質(zhì)在指定的噪聲容限和可允許時(shí)鐘偏斜的范圍內(nèi)發(fā)送信號(hào)到接收器，接口都能正常工作?？捎糜诜?wù)器、可堆壘集線(xiàn)器、無(wú)線(xiàn)基站、ATM交換機(jī)及高分辨率顯示等，也可用于通信系統(tǒng)的設(shè)計(jì)。
2.1 LVDS工作原理
圖1為L(zhǎng)VDS的原理簡(jiǎn)圖，其驅(qū)動(dòng)器由一個(gè)恒流源（通常為3.5mA）驅(qū)動(dòng)一對(duì)差分信號(hào)線(xiàn)組成。在接收端有一個(gè)高的直流輸入阻抗（幾乎不會(huì)消耗電流），幾乎全部的驅(qū)動(dòng)電流將流經(jīng)100Ω的接收端電阻在接收器輸入端產(chǎn)生約350mV的電壓。當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí)，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生有效的“0”或“1”邏輯狀態(tài)。
2.2 LVDS技術(shù)優(yōu)勢(shì)
（1）高速度：LVDS技術(shù)的恒流源模式低擺幅輸出意味著LVDS能高速切換數(shù)據(jù)。例如，對(duì)于點(diǎn)到點(diǎn)的連接，傳輸速率可達(dá)數(shù)百M(fèi)bps。
（2）高抗噪性能：噪聲以共模方式在一對(duì)差分線(xiàn)上耦合出現(xiàn)，并在接收器中相減從而可消除噪聲。這也是差分傳輸技術(shù)的共同特點(diǎn)。
（3）低電壓擺幅：使用非常低的幅度信號(hào)（約350mV）通過(guò)一對(duì)差分PCB走線(xiàn)或平衡電纜傳輸數(shù)據(jù)。LVDS的電壓擺幅是PECL的一半，是RS-422的1/10；由于是低擺幅差分信號(hào)技術(shù)，其驅(qū)動(dòng)和接收不依賴(lài)于供電電壓，因此，LVDS可應(yīng)用于低電壓系統(tǒng)中，如5V、3.3V甚至2.5V。
（4）低功耗：接收器端的100Ω阻抗功率僅僅為1.2mV。RS-422接收器端的100Ω阻抗功率為90mV，是LVDS的75倍！LVDS器件采用CMOS工藝制造，CMOS工藝的靜態(tài)功耗極小。LVDS驅(qū)動(dòng)器和接收器所需的靜態(tài)電流大約是PECL/ECL器件的1/10。LVDS驅(qū)動(dòng)器采用恒流源驅(qū)動(dòng)模式，這種設(shè)計(jì)可以減少1cc中的頻率成分。從1cc與頻率關(guān)系曲線(xiàn)圖上可以看到在10MHz～100MHz之間，曲線(xiàn)比較平坦；而TTL/CMOS以及GTL接收器件的動(dòng)態(tài)電流則隨著頻率地增加呈指數(shù)增長(zhǎng)，因?yàn)楣β适请娏鞯亩魏瘮?shù)，所以動(dòng)態(tài)功耗將隨著頻率的提高而大幅度提高（見(jiàn)圖2）。
（5）低成本：LVDS芯片是標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)技術(shù)，集成度高；接收端阻抗小，連線(xiàn)簡(jiǎn)單，節(jié)省了電阻電容等外圍元件；低能耗；LVDS總線(xiàn)串行傳輸數(shù)據(jù)，LVDS芯片內(nèi)部集成了串化器或解串器，與并行數(shù)據(jù)互聯(lián)相比，節(jié)省了約50%的電纜、接口及PCB制作成本。此外，由于連接關(guān)系大大簡(jiǎn)化，也節(jié)省了空間。
（6）低噪聲：由于兩條信號(hào)線(xiàn)周?chē)碾姶艌?chǎng)相互抵消，故比單線(xiàn)信號(hào)傳輸電磁輻射小得多。恒流源驅(qū)動(dòng)模式不易產(chǎn)生振鈴和切換尖鋒信號(hào)，進(jìn)一步降低了噪聲。
通訊電平標(biāo)準(zhǔn) [轉(zhuǎn)貼 2007-06-21 18:12:38 ] 發(fā)表者: pengfei8854066
現(xiàn)在常用的電平標(biāo)準(zhǔn)有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面簡(jiǎn)單介紹一下各自的供電電源、電平標(biāo)準(zhǔn)以及使用注意事項(xiàng)。
TTL：Transistor-Transistor Logic 三極管結(jié)構(gòu)。
VCC：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因?yàn)?.4V與5V之間還有很大空閑，對(duì)改善噪聲容限并沒(méi)什么好處，又會(huì)白白增大系統(tǒng)功耗，還會(huì)影響速度。所以后來(lái)就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL)。
3.3V LVTTL：
VCC：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
VCC：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不講了。多用在處理器等高速芯片，使用時(shí)查看芯片手冊(cè)就OK了。
TTL使用注意：TTL電平一般過(guò)沖都會(huì)比較嚴(yán)重，可能在始端串22歐或33歐電阻；
TTL電平輸入腳懸空時(shí)是內(nèi)部認(rèn)為是高電平。要下拉的話(huà)應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMOS輸入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
VCC：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相對(duì)TTL有了更大的噪聲容限，輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對(duì)應(yīng)3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。
3.3V LVCMOS：
VCC：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
VCC：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時(shí)，電流足夠大的話(huà)，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。
ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差分結(jié)構(gòu))
VCC=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驅(qū)動(dòng)能力強(qiáng)，噪聲小，很容易達(dá)到幾百M(fèi)的應(yīng)用。但是功耗大，需要負(fù)電源。為簡(jiǎn)化電源，出現(xiàn)了PECL(ECL結(jié)構(gòu)，改用正電壓供電)和LVPECL。
PECL：Pseudo/Positive ECL
VCC=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPELC：Low Voltage PECL
VCC=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同電平不能直接驅(qū)動(dòng)。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M(jìn)行轉(zhuǎn)換。以上三種均為射隨輸出結(jié)構(gòu)，必須有電阻拉到一個(gè)直流偏置電壓。(如多用于時(shí)鐘的LVPECL：直流匹配時(shí)用130歐上拉，同時(shí)用82歐下拉；交流匹配時(shí)用82歐上拉，同時(shí)用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)
前面的電平標(biāo)準(zhǔn)擺幅都比較大，為降低電磁輻射，同時(shí)提高開(kāi)關(guān)速度又推出LVDS電平標(biāo)準(zhǔn)。
LVDS：Low Voltage Differential Signaling
差分對(duì)輸入輸出，內(nèi)部有一個(gè)恒流源3.5-4mA，在差分線(xiàn)上改變方向來(lái)表示0和1。通過(guò)外部的100歐匹配電阻(并在差分線(xiàn)上靠近接收端)轉(zhuǎn)換為±350mV的差分電平。
LVDS使用注意：可以達(dá)到600M以上，PCB要求較高，差分線(xiàn)要求嚴(yán)格等長(zhǎng)，差最好不超過(guò)10mil(0.25mm)。100歐電阻離接收端距離不能超過(guò)500mil，最好控制在300mil以?xún)?nèi)。
下面的電平用的可能不是很多，篇幅關(guān)系，只簡(jiǎn)單做一下介紹。如果感興趣的話(huà)可以聯(lián)系我。
CML：是內(nèi)部做好匹配的一種電路，不需再進(jìn)行匹配。三極管結(jié)構(gòu)，也是差分線(xiàn)，速度能達(dá)到3G以上。只能點(diǎn)對(duì)點(diǎn)傳輸。
GTL：類(lèi)似CMOS的一種結(jié)構(gòu)，輸入為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號(hào)。1.2V電源供電。
VCC=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
VCC=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
HSTL是主要用于QDR存儲(chǔ)器的一種電平標(biāo)準(zhǔn)：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平(VCCIO/2)，另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度)。
SSTL主要用于DDR存儲(chǔ)器。和HSTL基本相同。V¬¬CCIO=2.5V，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平1.25V，另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度)。
HSTL和SSTL大多用在300M以下。
RS232和RS485基本和大家比較熟了，只簡(jiǎn)單提一下：
232采用±12-15V供電，我們電腦后面的串口即為RS232標(biāo)準(zhǔn)。+12V表示0，-12V表示1。可以用MAX3232等專(zhuān)用芯片轉(zhuǎn)換，也可以用兩個(gè)三極管加一些外圍電路進(jìn)行反相和電壓匹配。
485是一種差分結(jié)構(gòu)，相對(duì)RS232有更高的抗干擾能力。傳輸距離可以達(dá)到上千米。
