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Hello，大家好，《高速數(shù)字設(shè)計(jì)》（基礎(chǔ)篇）目前已經(jīng)初步完成框架規(guī)劃，經(jīng)再三考量還是決定使用有章無(wú)節(jié)的組織方式。全書(shū)預(yù)計(jì)約26章，每章約5000字，目錄與《三極管應(yīng)用分析精粹：從單管放大到模擬集成電路設(shè)計(jì)》相似，后續(xù)還要對(duì)框架進(jìn)行優(yōu)化，接著才會(huì)正式進(jìn)入細(xì)化階段，敬請(qǐng)期待哈~~言歸正傳，從今天開(kāi)始，咱們討論一些關(guān)于信號(hào)完整性（Signal Integrity, SI）與高速PCB設(shè)計(jì)相關(guān)的內(nèi)容，這些內(nèi)容基本上也會(huì)出現(xiàn)在《高速數(shù)字設(shè)計(jì)》一書(shū)中，本系列文章就從過(guò)沖（overshoot）、欠沖（undershoot）、振鈴（ringing）等概念切入。值得一提的是，文章與圖書(shū)的撰寫(xiě)思路完全不一樣，文章更側(cè)重形象易懂，圖片會(huì)多一些，而且會(huì)盡量避免數(shù)字公式或計(jì)算（說(shuō)得好聽(tīng)點(diǎn)，不需要?jiǎng)幽X就可以基本看懂~~），圖書(shū)更側(cè)重體系的完整與闡述的詳盡，畢竟閱讀的載體不一樣，讀者的耐心也不盡相同。先來(lái)看看下圖所示的脈沖信號(hào)，其在“低電平往高電平切換時(shí)”出現(xiàn)了超過(guò)正常高電平的上沖波形，也稱為高電平過(guò)沖。緊接著又會(huì)下沖到低于正常高電平的下沖波形，也稱為高電平欠沖，而這種“從信號(hào)過(guò)沖開(kāi)始逐漸減小直至最后消失的現(xiàn)象（即阻尼振蕩）”則稱為振鈴。脈沖信號(hào)在“高電平往低電平切換時(shí)”也會(huì)出現(xiàn)相似波形，此處不再贅述。 
信號(hào)欠沖的主要危害是可能會(huì)導(dǎo)致接收邏輯錯(cuò)誤判斷輸入電平值。我們知道，數(shù)字邏輯本質(zhì)上可以理解為一個(gè)比較器，即當(dāng)高于某值時(shí)為高電平，低于某值時(shí)為低電平。但是，與真正的比較器有所不同是，高低電平的兩個(gè)比較值并不是相同的，這兩者之間存在一個(gè)未知區(qū)域（Unknown Region），在這個(gè)區(qū)域的電平可能判斷為高或低，如下圖所示：
以最簡(jiǎn)單的CMOS反相器為例，其由下側(cè)N溝道場(chǎng)效應(yīng)管（NMOS）與上側(cè)P溝道場(chǎng)效應(yīng)管（PMOS）組合而成。當(dāng)輸入為低電平（L）時(shí)，上側(cè)PMOS管導(dǎo)通將輸出上拉為高電平（H），當(dāng)輸入為高電平（H）時(shí)，下側(cè)NMOS管導(dǎo)通將輸出下拉為低電平（L），如下圖所示：
通常我們簡(jiǎn)單地認(rèn)為，所謂的“輸入高低電平”，是以MOS管的閾值電壓VT值為參考。但實(shí)際上，VT值存在一定的分散性，而且會(huì)受到外界因素的影響（例如，溫度），這也就意味著，對(duì)于VT值附近的電平值，有些反相器有時(shí)可能會(huì)判斷為高電平，而另外一些則可能會(huì)判斷為低電平。因此，為了保證接收端能夠正確判斷邏輯，發(fā)送端輸出的低電平最大值（VOLmax）必須比VT值更低，而輸出的高電平最小值（VOHmin）必須比VT值更高，而VOLmax與VOHmin之間則是未知區(qū)域，發(fā)送端輸出的電平不允許進(jìn)入該區(qū)域，如下圖所示：回過(guò)頭來(lái)，如果信號(hào)欠沖過(guò)大，正常的高電平或低電平就有可能進(jìn)入未知區(qū)域，也就存在邏輯誤判的可能，這在數(shù)字系統(tǒng)中是不允許出現(xiàn)的，如下圖所示：
以Intel Stratix10 FPGA為例（Stratix原為Altera公司針對(duì)高端應(yīng)用的FPGA系列，后來(lái)Altera被Intel收購(gòu)），部分單端（Single-Ended）IO電平標(biāo)準(zhǔn)如下表所示。以3.3V LVTTL/LVCMOS為例，邏輯輸出低電平的最大值（VOLmax=0.4V）必然會(huì)小于“接收方能夠正確判斷輸入為低電平”的最大值（VILmax=0.8V），而輸出高電平的最小值（VOHmin=2.4V）必然會(huì)大于“接收方能夠正確判斷輸入為高電平”的最小值（VIHmin=2V）。
與信號(hào)欠沖不同，過(guò)沖并不會(huì)導(dǎo)致邏輯判斷錯(cuò)誤，但卻可能給芯片帶來(lái)潛在的累積性傷害，從而縮短其工作壽命，嚴(yán)重者可能會(huì)損壞芯片。一般來(lái)講，過(guò)沖越高，持續(xù)時(shí)間（Duration Time, DT）越長(zhǎng)，器件壽命會(huì)越短。同樣以Intel
Stratix10 FPGA為例，其允許最大過(guò)沖持續(xù)時(shí)間如下表所示。
需要注意的是，“過(guò)沖持續(xù)時(shí)間”的表達(dá)方式為“正常使用時(shí)的芯片壽命的百分比”。從方便理解的角度，基本思路是這樣：以“IO應(yīng)用在正常直流電壓的芯片壽命”為基準(zhǔn)（此處假設(shè)直流電壓以簡(jiǎn)化描述），其在更高直流電壓（假設(shè)為VX）應(yīng)用下的壽命會(huì)縮短（假設(shè)為TX），而過(guò)沖通常是短暫性的，但“超過(guò)電平Vx的過(guò)沖持續(xù)時(shí)間”的總和仍然還是TX。在前述思路下?lián)Q另一個(gè)角度，如果想要在某個(gè)過(guò)沖值的條件下仍然保持基準(zhǔn)壽命，那么相應(yīng)的過(guò)沖持續(xù)時(shí)間必然需要受到限制。就好比一個(gè)人正常工作強(qiáng)度時(shí)可持續(xù)10小時(shí)（基準(zhǔn)壽命），當(dāng)工作強(qiáng)度更大時(shí)可持續(xù)5小時(shí)（一定過(guò)沖應(yīng)用時(shí)的總壽命），如果想讓它的工作時(shí)間跨度仍然為10小時(shí)（基準(zhǔn)壽命），則需要保證更多的休息時(shí)間（降低過(guò)沖持續(xù)時(shí)間）。因此，當(dāng)過(guò)沖越大時(shí)，表格中相應(yīng)的持續(xù)時(shí)間就越小。當(dāng)然，過(guò)沖過(guò)大（表格中為大于VCCIO+0.95）則可能會(huì)損壞芯片，這是不允許的。最后，我們可以使用ADS仿真一下振鈴現(xiàn)象，相應(yīng)的仿真電路如下圖所示。其中TLD1是一個(gè)可以指定特性阻抗與傳播延時(shí)大小的傳輸線（此處保持默認(rèn)的50歐姆與1ns），TLD1右側(cè)連接了一個(gè)50M歐姆的大電阻負(fù)載R2（表示開(kāi)路），左側(cè)串聯(lián)一個(gè)25歐姆的電阻（R1），可以將其理解為信號(hào)源內(nèi)阻。SRC1是一個(gè)階躍信號(hào)源（幅值為1V，上升時(shí)間為1ns），用來(lái)模擬一個(gè)脈沖上升沿。因?yàn)槲覀円^察傳輸線兩端（靠近信號(hào)源的近端節(jié)點(diǎn)V_n與靠近負(fù)載的遠(yuǎn)端節(jié)點(diǎn)V_f）的瞬時(shí)波形，所以添加了一個(gè)“TRANSIENT”控件，仿真時(shí)長(zhǎng)為10ns，分析時(shí)間最大步長(zhǎng)為1ps。
相應(yīng)的仿真波形如下圖所示，其中紅色曲線為負(fù)載兩端的波形，其中出現(xiàn)了超過(guò)信號(hào)源幅值（1V）的電平（1.333V, m2），對(duì)應(yīng)本文所討論的過(guò)沖，而（888.9mV, m4）則為欠沖。
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