兩個(gè)月沒(méi)有更新了，作者實(shí)在是懶?？沼鄷r(shí)間都用來(lái)看腦殘片打游戲了。自從26事件后，越來(lái)越多的公眾號(hào)涌現(xiàn)，內(nèi)容也越來(lái)越豐富，很多打雞血的作者，本人是望塵莫及。

    我想很多人都接觸了7-16的工藝了，也很想了解更多關(guān)于這些方面的知識(shí)，但是作者不能說(shuō)，不能講，等過(guò)幾年更普遍了再講吧。

     本節(jié)主要講講input_delay、output_delay設(shè)置在master/generated/virtual-clock上的一些區(qū)別，以及io-latency的作用，作者沒(méi)有任何傾向哪種設(shè)置方法更好，只是做一個(gè)分析。本文內(nèi)容還是比較多的，每個(gè)例子都需要花一定的時(shí)間去看，去仔細(xì)分析。共3*2=6個(gè)例子，所有例子包括簡(jiǎn)圖只是作者的一些認(rèn)知，為了幫助分析，可能有錯(cuò)，還請(qǐng)不吝賜教。

先來(lái)看看最復(fù)雜的例子：

I_GC:1  SDC:

I_GC:2 簡(jiǎn)圖:

    大黑框圈著的就是block，黑框外面的虛線是為了分析這個(gè)路徑而假設(shè)出來(lái)的路徑。

    黑框邊上紅色的點(diǎn)表示Master-clock(MC)的點(diǎn)，黑框內(nèi)的綠色點(diǎn)表示generated-clock(GC)點(diǎn)，黑框外面黃色的點(diǎn)表示clock的起始點(diǎn)，一般是PLL。

    本文所有的例子都帶有g(shù)enerated-clock，即使該例子中沒(méi)有用到，也有GC，只是為了表明基于完全一樣的design，只是由于input-delay設(shè)置的不同而造成不同的timing-path。黑框外面的紅色或者綠點(diǎn)根據(jù)不同情況可能有也可能沒(méi)有。在本例中，因?yàn)閕nput-delay設(shè)置在了GC上，所以需要在黑框外面也假設(shè)一個(gè)GC以及GC對(duì)應(yīng)的MC。

    對(duì)應(yīng)圖中的字母，可以得到：

    C = 0.1

I_GC:3, design真實(shí)路徑值：

    為了能夠更清楚的表示timing-path，這里假設(shè)各個(gè)路徑上的值為下面所示（做完CTS之后的值）：

I_GC:4, io latency：

      做完CTS之后，我們可以在*.enc.dat/mmmc/views/mode/latency.sdc 下面找到下面的io latency:

    io-latency分兩種：

第一個(gè)叫做是network-latency，這個(gè)latency是設(shè)置在generated-clock上的

第二個(gè)叫做source-latency，這個(gè)latency是設(shè)置在master-clock上的

     這些值僅在分析IO-timing的時(shí)候有作用，具體起什么作用，我們稍后進(jìn)行分析。上面的值，對(duì)應(yīng)圖中的字母，可以得到：

I_GC:5,等式：

     第一個(gè)等式A=E。黑框外面的MC-GC的這段路徑采用了真實(shí)的路徑值（但是通過(guò)第二個(gè)等式可以發(fā)現(xiàn)，這個(gè)值并不會(huì)對(duì)slack有任何的影響） 

    基于這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析：

   a, source-latency不會(huì)影響到timing的結(jié)果。

   b, network latency始終會(huì)影響到timing的結(jié)果。

所以有時(shí)候不能手賤或者無(wú)理由的把這些io latency刪掉。

I_GC:6,timing-report:

     這里再以 timing-report的方式列出這個(gè)等式

I_MC:1, SDC:

I_MC:2, 簡(jiǎn)圖:

    由于input-delay設(shè)置在MC上，黑框外面的假設(shè)路徑和上面第一個(gè)例子中假設(shè)路徑不一樣，采用最簡(jiǎn)單的模型，沒(méi)必要在黑框外假設(shè)一個(gè)GC和一個(gè)MC。

    對(duì)應(yīng)圖中的字母，可以得到：

    C = 0.1

I_MC:3，design真實(shí)路徑值:

I_MC:4，io latency:

  對(duì)應(yīng)圖中的字母，可以得到：

      S  = -0.4

I_MC:5，等式:

    這里需要注意的一點(diǎn)，A= 0。這個(gè)比較難理解點(diǎn)。我們可以這樣假設(shè)，PLL到外部的register（虛線register）之間沒(méi)有任何實(shí)際的buffer/cell存在，可以認(rèn)為這段delay是0.

    基于slack這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析：

   a,source  latency會(huì)影響timing

   b,network-latency 不會(huì)影響到timing

    可以看到和I_GC的情況正好相反。

I_MC:6，timing-report:

I_VC:1， SDC:

I_VC:2，簡(jiǎn)圖:

   該簡(jiǎn)圖和I_MC的簡(jiǎn)圖一模一樣。

   對(duì)應(yīng)圖中的字母，可以得到：

    C = 0.1

I_VC:3， design真實(shí)路徑值:

I_VC:4， io latency:

    對(duì)于virtual-clock，沒(méi)有source-latency，有的是network-latency。

    對(duì)應(yīng)圖中的字母，可以得到：

    A = 0.4

    S = 0

I_VC:5， 等式：

    基于這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析，：

   a, network-latency會(huì)影響timing

I_VC:6， timing-report ：

同樣先分析最復(fù)雜的例子

O_GC:1， SDC:

O_GC:2， 簡(jiǎn)圖:

    同I_GC的例子一樣，由于output-delay設(shè)置在了GC上，需要在黑框外假設(shè)一個(gè)GC 和MC  

    對(duì)應(yīng)圖中的字母，可以得到：

    D = 0.1

O_GC:3， design真實(shí)路徑值:

O_GC:4， io latency:

    對(duì)應(yīng)圖中的字母，可以得到：

        X  = 0.15

        S  = -0.4

O_GC:5， 等式：

    第一個(gè)等式同I_GC的原因一樣。就不再說(shuō)了。

    基于slack這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析，：

   a, source-latency不會(huì)影響timing

   b, network-latency始終會(huì)影響到timing

O_GC:6， timing-report：

O_MC:1， SDC:

O_MC:2， 簡(jiǎn)圖:

    和I_MC一樣，沒(méi)有必要再黑框外假設(shè)一個(gè)GC和MC。也是由PLL直接連接虛線register.

    對(duì)應(yīng)圖中的字母，可以得到：

    D = 0.1

O_MC:3， design真實(shí)路徑值:

O_MC:4， io latency:

    對(duì)應(yīng)圖中的字母，可以得到：

    S = -0.4 

O_MC:5， 等式：

    這里需要注意的一點(diǎn)，X= 0。這個(gè)比較難理解點(diǎn)。同I_MC的道理相同。

    基于slack這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析：

   a,source  latency會(huì)影響timing

   b,network-latency 不會(huì)影響到timing

    可以看到和O_GC的情況正好相反。

O_MC:6， timing-report：

O_VC:1， SDC:

O_VC:2， 簡(jiǎn)圖:

簡(jiǎn)圖和O_MC的簡(jiǎn)圖一樣     

對(duì)應(yīng)圖中的字母，可以得到：

    D = 0.1

O_VC:3， design真實(shí)路徑值:

O_VC:4， io latency:

 對(duì)應(yīng)圖中的字母，可以得到：

     X = 0.4

O_VC:5， 等式：

    這里S=0也比較難理解，可以認(rèn)為外面的PLL直接連接MC。因?yàn)闆](méi)有任何的約束設(shè)置在MC上，block本身也看不到任何外面的路徑，所以這樣假設(shè)是十分合理的。

    基于這個(gè)等式，可以對(duì)io-latency的作用簡(jiǎn)單的進(jìn)行分析：

   a, network-latency會(huì)影響timing

O_VC:6， timing-report ：