DVP（Digital Video Port） 是傳統(tǒng)的sensor輸出接口，采用并行輸出方式，d數(shù)據(jù)位寬有8bit、10bit、12bit、16bit，是CMOS電平信號(hào)（重點(diǎn)是非差分信號(hào)），PCLK最大速率為96MHz，接口如下圖：

PCLK：pixel clock ,像素時(shí)鐘，每個(gè)時(shí)鐘對(duì)應(yīng)一個(gè)像素?cái)?shù)據(jù)；
HSYNC：horizonal synchronization，行同步信號(hào)
VSYNC：vertical synchronization，幀同步信號(hào)；
DATA：像素?cái)?shù)據(jù)，視頻數(shù)據(jù)，具體位寬要看ISP是否支持；
XCLK：或者M(jìn)CLK，ISP芯片輸出給驅(qū)動(dòng)sensor的時(shí)鐘；
SCL，SDA：IIC用來(lái)讀寫(xiě)sensor的寄存器，配置sensor。

DVP時(shí)序

PCLK、HSYNC、VSYNC對(duì)應(yīng)關(guān)系

ISP與sensor通過(guò)DVP接口連接，ISP首先會(huì)給sensor一個(gè)XCLK，sensor內(nèi)部的PLL會(huì)對(duì)計(jì)算，產(chǎn)生PCLK，PCLK由幅面（F_W、F_H）、幀率（FPS）決定，并存在如下關(guān)系：

以F_W = 3556，F(xiàn)_H = 1125，A_W = 1920， A_H = 1080，F(xiàn)PS = 25（1080P25）為例，說(shuō)明幾個(gè)對(duì)應(yīng)關(guān)系：

注意：上圖中標(biāo)有錯(cuò)誤，對(duì)照下文說(shuō)明可以找出錯(cuò)誤

• PCLK是一個(gè)像素傳輸?shù)臅r(shí)間，所以HSYNC時(shí)間是PCLK的3556倍；

• 在這3556個(gè)像素中，只有1920個(gè)像素是有效的（A_W大?。谑Ｏ碌?636個(gè)像素點(diǎn)時(shí)間內(nèi)sensor是不傳輸數(shù)據(jù)的；

• VSYNC是幀同步信號(hào)，所以VSYNC時(shí)間是PCLK的3556*1125倍；

• 同樣只有在1920*1080個(gè)有效像素時(shí)間內(nèi)，sensor在傳輸數(shù)據(jù)；

sensor并行輸出說(shuō)明

圖中有12bit通道傳輸像素?cái)?shù)據(jù)，但有些ISP芯片只能接受并行輸入，會(huì)丟棄sensor端輸出的低兩位，這會(huì)造成低照條件下，顏色之間過(guò)度明顯。

實(shí)際測(cè)量DVP信號(hào)

• XCLK
  
  

• PCLK
  
  
  
  
  

• HSYNC
  
  
  
  
  

• VSYNC
  
  

• SCL
  
  

• 視頻幀同步頭波形
  
  

• 多波形圖