前言：因DDR在系統(tǒng)穩(wěn)定性方面起著至關(guān)重要的作用，作為硬件設(shè)計(jì)人員在該問題上都會小心處理。在DDR設(shè)計(jì)時，IC方案廠家一般都會交代DDR部分必須完全參考demo的設(shè)計(jì)，不允許自行改動。在這樣的環(huán)境背景下，DDR的設(shè)計(jì)也給人一種諱莫如深的印象。其實(shí)DDR設(shè)計(jì)本身并不神秘，本文將揭開DDR設(shè)計(jì)的神秘面紗，相信讀者在讀了此文之后，在今后的DDR設(shè)計(jì)中有所幫助。
一個項(xiàng)目開案后，一般都會拿到demo樣機(jī)，參考設(shè)計(jì)資料。圍繞DDR的設(shè)計(jì)，從原理圖的角度講并不需要修改，硬件連線本身比較簡單，主IC+DDR顆粒+電阻電容就可以.將原理圖copy過來一般都沒問題。如果需要自己連線，就要仔細(xì)小心了，核對原理圖必須一個一個pin來核對，最好將圖紙打印出來核對才不容易出錯。一個優(yōu)秀的硬件工程師，靠的往往不是高智商，而是認(rèn)真，耐心和勤勉。
如果不想自己的原理圖設(shè)計(jì)得不明不白，想對DDR的原理有所了解，推薦文檔《終級內(nèi)存技術(shù)指南》，文章只介紹到DDR2，但是寫得很詳細(xì)，對理解DDR原理大有幫助。
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原理圖設(shè)計(jì)OK之后，在進(jìn)行PCB設(shè)計(jì)階段，可以簡單也可以復(fù)雜。簡單的方法，按照平臺廠家的參考設(shè)計(jì)來做，DDR部分的最小系統(tǒng)原封不動，照搬過來。這也是目前設(shè)計(jì)中比較通用的做法。這樣做的優(yōu)勢不需要重新仿真，可以節(jié)約時間成本。但是即便是依樣畫葫蘆，也有如下幾點(diǎn)需要注意：
第一：在有空間的情況下，預(yù)留一個屏蔽罩的位置，把主芯片和DDR罩起來，為板子出來后可能出現(xiàn)EMI問題留一手。如圖1所示的設(shè)計(jì),如果方案廠家在EMI處理上不是很好的話就必須將屏蔽罩加上。加屏蔽罩還會對ESD問題有改善，這里不再詳細(xì)敘述了。
圖1
第二：在PCB設(shè)計(jì)時，把DDR處的過孔鎖住，防止設(shè)計(jì)過程中出現(xiàn)掉過孔的情況。例如使用pads時，原理圖和PCB同步，容易出現(xiàn)掉GND孔的問題。以pads為例子給出圖解。將圖2中的Glued和Stitching都勾選，這樣同步就不會再掉GND過孔了。
圖2
第三：各走線的參考平面一定要按照參考設(shè)計(jì)來。以四層板為例，L1為signal，L2為GND，L3為power，L4為signal。有些客戶在做B平臺設(shè)計(jì)時，會參考之前A平臺的設(shè)計(jì)經(jīng)驗(yàn)，自行修改層定義。實(shí)踐案例中有遇到客戶L3層走電源及其它信號走線外，并沒有鋪地，全部挖空了，導(dǎo)致系統(tǒng)不穩(wěn)定。類似案例原理及分析會在硬件調(diào)試篇中再詳細(xì)介紹。
第四，在發(fā)板時，PCB疊層一定要按照方案廠家的要求來做，這一點(diǎn)經(jīng)常被忽略或者和別的方案混淆。這里簡單介紹一下疊層相關(guān)知識。
圖3
如圖3中，最表層是綠油，厚度不用可以關(guān)注，阻抗計(jì)算時才可以用到；
表層銅箔層，厚度是H OZ，表示半盎司，厚度為0.69mil，這個厚度并不規(guī)范。正常情況下，表層的銅厚應(yīng)該是1盎司，厚度大約為1.35mil，最終成品銅厚可能會到1.4mil~1.5mil。部分PCB廠家在設(shè)計(jì)人員未要求銅厚的情況下，可能會從成本考慮做成半盎司，最終成品銅厚做成1.2mil。從阻抗的角度來講影響不是很大。下圖是表層銅厚對阻抗的影響。如圖4及圖5對比值，在表層銅厚相差0.2mil情況下，阻抗相差1.5歐姆，影響不明顯。
圖4
圖5
銅后對電源走線還有影響。大家應(yīng)該都知道一個經(jīng)驗(yàn)規(guī)律，就是1盎司的銅厚，40mil可以走1A的電流，這里需要注意，一般板廠內(nèi)層的銅厚只有半盎司，因此內(nèi)層的電源走線需要走寬一點(diǎn)。
表層銅厚標(biāo)注是半盎司銅厚時，板廠實(shí)際銅厚做成了1.2mil，對阻抗影響并不大，那么為什么要特別提出來呢？因?yàn)橛布O(shè)計(jì)一旦成型，修改就不像軟件那么輕易的可以迭代了。如果板廠實(shí)際銅后真的只有半盎司（0.69mil）的話，走線阻抗阻抗和PCB走線的耐流值都會出現(xiàn)偏差，成型后的產(chǎn)品真出了問題就有說不清誰的責(zé)任了。
DDR的設(shè)計(jì)在如果是照搬的話，還需要注意一點(diǎn)的是：保證疊層一致的前提下，所有DDR信號走線不要要求PCB廠家去做50歐姆阻抗控制，包括CLK及DQS信號。因?yàn)槠脚_方案廠家的參考設(shè)計(jì)都是做過仿真，并在demo出來后做過測試驗(yàn)證，不需要去特意控制阻抗，保證在疊層一致即可。
DDR的PCB設(shè)計(jì)階段還有一種情況就是部分實(shí)力雄厚的設(shè)計(jì)公司會自行對DDR進(jìn)行修改設(shè)計(jì)。自行修改DDR走線有可能出于結(jié)構(gòu)考慮，需要將最小系統(tǒng)做小。自行設(shè)計(jì)DDR部分走線需要了解一些規(guī)則，如等長，阻抗控制，包地，電源拓?fù)涞取Ｗ呔€結(jié)束后是經(jīng)歷仿真--修改--再仿真直至仿真OK的循環(huán)。
