1.1 從RTL到GDSⅡ的設計流程： 

                   這個可以理解成半定制的設計流程，一般用來設計數(shù)字電路。

                   整個流程如下（左側為流程，右側為用到的相應EDA工具）：

                   一個完整的半定制設計流程應該是：RTL代碼輸入、功能仿真、邏輯綜合、形式驗證、時序/功耗/噪聲分析，布局布線（物理綜合）、版圖驗證。

                   至于FPGA設計，開發(fā)起來更加簡單，結合第三方軟件（像Modelsim和Synplify Pro），兩大FPGA廠商Altera和Xilinx自帶的QuartusⅡ和ISE開發(fā)平臺完全可以應付與之有關的開發(fā)。

                   整個完整的流程可以分為前端和后端兩部分，前端的流程圖如下：

                   前端的主要任務是將HDL語言描述的電路進行仿真驗證、綜合和時序分析，最后轉換成基于工藝庫的門級網表。

后端的流程圖如下，這也就是從netlist到GDSⅡ的設計流程：

后端的主要任務是：

（1）將netlist實現(xiàn)成版圖（自動布局布線APR）

（2）證明所實現(xiàn)的版圖滿足時序要求、符合設計規(guī)則（DRC）、layout與netlist一致（LVS）。

（3）提取版圖的延時信息（RC Extract），供前端做post－layout 仿真。

         1.2從Schematic到GDSⅡ的設計流程：

                   這個可以理解成全定制的設計流程，一般用于設計模擬電路和數(shù)模混合電路。

                   整個流程如下（左側為流程，右側為用到的相應EDA工具）：

                   一個完整的全定制設計流程應該是：電路圖輸入、電路仿真、版圖設計、版圖驗證（DRC和LVS）、寄生參數(shù)提取、后仿真、流片。

                   一個完整的半定制設計流程應該是：RTL代碼輸入、功能仿真、邏輯綜合、形式驗證、時序/功耗/噪聲分析，布局布線（物理綜合）、版圖驗證。

                   至于FPGA設計，開發(fā)起來更加簡單，結合第三方軟件（像Modelsim和Synplify Pro），兩大FPGA廠商Altera和Xilinx自帶的QuartusⅡ和ISE開發(fā)平臺完全可以應付與之有關的開發(fā)。