隨著集成電路制造工藝水平進(jìn)入集成電路線寬的深亞微米時代，集成電路中的MOS元件都采用LDD結(jié)構(gòu) (Lightly Doped Drain)，并且硅化物工藝已廣泛應(yīng)用于MOS元件的擴散層上，同時為了降低柵極多晶的擴散串聯(lián)電阻，采用了多晶化合物的制造工藝。此外隨著集成電路元 件的縮小，MOS元件的柵極氧化層厚度越來越薄，這些制造工藝的改進(jìn)可大幅度提高集成電路內(nèi)部的運算速度，并可提高電路的集成度。但是這些工藝的改進(jìn)帶來 了一個很大的弊端，即深亞微米集成電路更容易遭受到靜電沖擊而失效，從而造成產(chǎn)品的可靠性下降。

（1） 工藝引入問題
LDD結(jié)構(gòu)是用來降低MOS管源端和漏端在溝道的電場分布，以克服熱載 流子效應(yīng)(Hot carriereffect)所造成的I-V特性因長時間作用而漂移的問題。[2]但是LDD結(jié)構(gòu)在導(dǎo)電溝道兩段的深度只有20nm，這等于在源極和漏極 的兩端形成了兩個"尖端"，"尖端放電"現(xiàn)象便容易發(fā)生在LDD結(jié)構(gòu)上，從而造成這種結(jié)構(gòu)的抗靜電能力較低。當(dāng)這種LDD元件應(yīng)用于輸出級電路 時，NMOS元件很容易被ESD所破壞。即使元件具有很大的寬長比，其抗靜電能力常低于1 000V。此外，金屬硅化物工藝在深亞微米集成電路工藝中已被廣泛采用，其目的是為了降低MOS元件在其源極和漏極的串聯(lián)電阻。在不采用金屬硅化物工藝的 條件下，N+擴散區(qū)的阻值約為30～40Ω／□，但在金屬硅化物工藝條件下其阻值降低到1～3Ω／□，由于擴散層的方塊電阻大幅降低，使得MOS元件的速 度可以大幅度提高。但當(dāng)金屬硅化物擴區(qū)的MOS元件被用來做輸出級的元件時，由于其源漏電阻都很小，ESD電流便很容易經(jīng)由PAD傳導(dǎo)到MOS元件的 LDD結(jié)構(gòu)，極容易因LDD"尖端放電"而把MOS元件破壞掉，故在深亞微米集成電路中，MOS元件的ESD能力大幅度下滑，制造大尺寸的輸出級元件也無 法有效地提升其抗靜電能力。
（2） 傳統(tǒng)電路ESD保護(hù)設(shè)計及其缺陷
在傳統(tǒng)ESD設(shè)計上，靜電保護(hù)元件一般只做在I／O與VSS之 間，在PAD與VDD、VSS和VDD之間沒有靜電保護(hù)元件，在這種靜電保護(hù)設(shè)計之下，集成電路內(nèi)部常出現(xiàn)異常損傷問題。在對地正脈沖(PS)、對地負(fù)脈 沖(NS)、對電源正脈沖(PD)、對電源負(fù)脈沖(ND)四種放電模式中，在圖1中ND模式的靜電放電負(fù)電壓出現(xiàn)在輸入與VDD之間，VDD在此模式下接 地，此負(fù)的ESD電壓會首先經(jīng)由輸入保護(hù)電路傳遞到VSS電源線上，因VSS電源線在此模式下是浮接的，故加在輸入上的負(fù)電壓會被傳遞到VSS上，在此模 式下，原本電壓降在輸入與VDD之間的負(fù)ESD電壓，轉(zhuǎn)變成降在VDD與VSS之間，如果該ESD電壓未能有效且快速的被VDD到VSS的靜電放電保護(hù)電 路旁路掉，ESD電壓會由VDD與VSS電源線而進(jìn)入集成電路內(nèi)部。由于內(nèi)部元件具有最小的尺寸與間距以節(jié)省面積，因而特別容易因ESD而失效，而由于電 路內(nèi)的VDD與VSS布線較長，容易造成一些離散的電阻(Rdd與RSS)與擴散電容(C)，這些離散電阻和電容的分布如圖1所示，造成該模式下的 NDESD不易被旁路掉。

亞微米和深亞微米MOS器件

亞微米和深亞微米MOS器件

圖2所示為一ND模式的。ESD負(fù)電壓出現(xiàn)在輸出PAD上造成內(nèi)部損傷的示意圖。當(dāng)一ND模式的ESD負(fù)電壓出現(xiàn)在輸出PAD，在VDD接地輸出緩沖級內(nèi)的PMOS元件會因電壓過高而擊穿導(dǎo)通來旁路ESD靜電電流。但在PMOS元件擊穿導(dǎo)通之前，該ND模式的ESD負(fù)電壓會先經(jīng)由輸出緩沖級的NMOS元件傳遞到浮接的VSS電源線，因此原本出現(xiàn)在輸出與VDD之間的ESD負(fù)電壓會轉(zhuǎn)而降在VDD與VSS之間導(dǎo)致電路內(nèi)部的ESD損傷。 圖3為一正脈沖加于輸入而IC另一輸出相對接地，圖4為一負(fù)脈沖加于輸出對IC另一輸入相對接地的電流流向示意圖。圖3中可能造成輸入腳的ESD保護(hù)二極管Dnl崩潰來旁通ESD電流到浮接的VSS上，該電流再由輸出腳的NMOS寄生二極管Dn2流出。但是在：Dn2擊穿前，該ESD電流會先經(jīng)由該輸入腳的另一ESD保護(hù)二極管Dp2而對浮接VDD充電，而浮接的VSS也會因輸出腳接地而被Dn2偏壓在接近地的電位，因此，發(fā)生在已輸入腳相對另一輸出腳的ESD電壓會轉(zhuǎn)變成在VDD與VSS之間的過電電壓，該電流會隨著VDD與VSS之間而進(jìn)入集成電路內(nèi)部而造成電路內(nèi)部損傷，但輸入／輸出的ESD保護(hù)電路仍能完好無缺，ESD造成的內(nèi)部損傷可能會使得VDD對VSS的漏電增加，也可能燒毀集成電路內(nèi)部的元件而使得電路喪失部分的功能，這內(nèi)部損傷要有功能測試才能找到損傷位置， 而ESD造成的內(nèi)部破壞的位置是一隨機現(xiàn)象，很難防范。圖4在負(fù)電壓下，浮接的VSS會因寄生在輸出NMOS的二極管Dn2而被偏壓到接近負(fù)ESD電壓， 而浮接的VDD電源則被輸入到二極管Dpl偏壓在已接近地的電位。因此，原本出現(xiàn)住輸出對輸人的負(fù)電壓會變?yōu)閂SS到VDD電源線之間的ESD電壓，而電壓會經(jīng)VDD與VSS而進(jìn)入集成電路內(nèi)部，從而造成電路損傷。這種損傷方式比上面輸入／輸出對VDD和VSS情況更易發(fā)生，且不易有輸入到輸出的漏電發(fā)現(xiàn)，因此常在ESD測試儀上被誤判為正常元件。

亞微米和深亞微米MOS器件

亞微米和深亞微米MOS器件

 為了箝制過高的ESD電壓跨在VDD與VSS電源線之間，須在二者之間設(shè)計保護(hù)電路。一大尺寸柵極接 地的NMOS組件連接于IC的VDD與VSS電源線之間，被用來做VDD到VSS靜電放電防護(hù)電路。若有ESD電壓出現(xiàn)在VDD與VSS電源線之間，該 NMOS組件將會崩潰導(dǎo)通來旁通該ESD的放電電流。但是，即使有該NMOS組件做．ESD防護(hù)組件來旁通ESD放電電流，IC的內(nèi)部電路依然會出現(xiàn) ESD損傷的問題。因為，該NMOS組件除了提供ESD防護(hù)來保護(hù)IC內(nèi)部電路之外，它也要能夠保護(hù)自己不被ESD電流所破壞，以免因其被ESD損毀而導(dǎo) 致該IC無法正常使用。為了保護(hù)NMOS組件不被ESD電流所破壞，該NMOS組件通常在布局上便無法使用最小的布局間距。然而，IC的內(nèi)部電路經(jīng)常是使用最小的布局間距，這導(dǎo)致了一個問題，就是內(nèi)部電路組件因具有最小的布局間距，會先崩潰導(dǎo)通，而ESD保護(hù)用電路中的NMOS元件因具有較大的布局間距，反而較慢崩潰導(dǎo)通，這使得柵極接地的NMOS組件不能夠有效地保護(hù)IC的內(nèi)部電路。
（3） 電源／地線上雜散電容／電阻效應(yīng)
雖 然深亞微米集成電路中的改良設(shè)計能夠充份保護(hù)IC內(nèi)部電路，避免異常的ESD損傷。但是在電源／地線上的寄生電阻與電容效應(yīng)會降低改良電路的保護(hù)效果。因 為ESD放電現(xiàn)象在很短的時間內(nèi)(約l00ns)便會出現(xiàn)高達(dá)數(shù)安培的放電電流，如果該改進(jìn)ESD箝制電路的位置距離ESD的輸入或輸出腳位太遠(yuǎn)，則可能 會發(fā)生時間上來不及啟動保護(hù)電路的現(xiàn)象。在深亞微米VLSI中，芯片的尺寸越來越大，相對地環(huán)繞整個芯片的VDD與VSS電源線更長，其所相對產(chǎn)生的雜散 電容／電阻效應(yīng)也會增加，這反而降低了ESD箝制電路的防護(hù)效果。

（1） 工藝上的改進(jìn)
為了提高深亞微米集成電路的抗靜電能力，目前有ESD注入、金屬硅化物擴散層分隔和N阱電阻三種ESD保護(hù)改進(jìn)工藝應(yīng)用于深亞微米集成電路制造過程中。
為了克服因LDD結(jié)構(gòu)所造成電路抗靜電能力的下降．便出現(xiàn)了ESD注入工藝。其原理是在同一電路上做出兩種不同的NMOS元件，一種是給內(nèi)部電路單元使用，具有LDD結(jié)構(gòu)的NMOS元件；另一種是給I／O使用，不具有LDD結(jié)構(gòu)的NMOS元件。但利用ESD注入過程做的元件擁有較深的結(jié)面深 度，故會有較嚴(yán)重的橫向擴散作用，所以利用ESD注入過程所作的NMOS元件不能用太短的溝道長度。此外利用ESD注入工藝做的NMOS元件與LDD結(jié)構(gòu) 的NMOS元件不同，故需要額外的處理及設(shè)計來提取這種ESD注入工藝NMOS元件的SPICE參數(shù)，以利于電路模擬與設(shè)計工作的進(jìn)行。另外一種ESD注 人工藝是將一摻雜濃度較高的硼注人到接觸孔正下方的N型擴區(qū)和P型襯底之間，以降低該結(jié)面的擊穿電壓。因為該結(jié)面具有較低的崩潰電壓，當(dāng)靜電放電出現(xiàn)在NMOS元件的漏極時，靜電放電電流便會先由該低擊穿電壓的結(jié)面放電。利用這種工藝過程，NMOS元件仍可使用LDD結(jié)構(gòu)且具有較短溝道長度，且該NMOS元件的SPICE參數(shù)跟其他NMOS元件相同，除了該結(jié)面擊穿電壓之外，不必另外抽取這種ESD注入的NMOS的SPICE參數(shù)。
為了提高輸出級的ESD能力，在工藝上還開發(fā)出了金屬硅化物擴散層分隔工藝。其原理是把輸出級用的NMOS元件中的金屬硅化物去除，使其源極和漏極的方塊電阻值回到30～40Ω／□，從而提高M(jìn)OS元件的抗靜電能力。
在深亞微米集成電路制造工藝上還采用N阱電阻的方法來提高電路的抗靜電能力。原理是 將輸出NMOS管漏極的N+擴區(qū)斷開，位于中間的N+擴區(qū)被連出當(dāng)漏極，而斷開區(qū)域(場氧區(qū)域)利用N阱把中間的N+擴區(qū)連接到MOS管的漏極N+擴區(qū) 上。此處N阱的作用用來限制ESD放電的瞬間峰值電流。另外在接觸孔下有N阱結(jié)構(gòu)，可防止ESD電流造成漏極與P型襯底間短路。利用工藝上場氧區(qū)域的間距 大小即可做出不同大小的N阱電阻，這種電阻會影響到輸出級的能力，但只要加大輸出級的元件寬度即可使其恢復(fù)到正常的推動能力。
（2） 靜電保護(hù)元件上的改進(jìn)
集 成電路在生產(chǎn)工藝上的改進(jìn)必將會增加電路制造的復(fù)雜程度和成本，如果能開發(fā)出不須改變工藝的靜電保護(hù)元件將具有更大的意義。低電壓觸發(fā)可控硅(Low Voltage Triggering SCR，簡稱LVTSCR)便是在單位面積下具有較高抗靜電能力的保護(hù)元件。利用這種元件，CMOS集成電路的抗靜電能力能夠只占用很小面積便可達(dá)到較高 的抗靜電能力。
SCR元件的基本結(jié)構(gòu)如圖5所示。這種保護(hù)元件能在最小的布局面積下提供最高的ESD保護(hù)能力。但若只是簡單的四層結(jié)構(gòu)，則此 SCR元件起始導(dǎo)通電壓等于CMOS工藝下N阱和P襯底結(jié)面的擊穿電壓。由于N阱摻雜濃度較低，故其結(jié)面擊穿電壓在30～50V之間。具有如此高的結(jié)面擊 穿電壓，使得SCR元件在ESD保護(hù)上需要加上第二級保護(hù)電路。第二級保護(hù)電路的目的在于提供較低電壓時的ESD保護(hù)能力。但第二級保護(hù)電路會占用額外的 布局面積，使得在PAD附近的版圖結(jié)構(gòu)變得復(fù)雜。常用的第二級保護(hù)結(jié)構(gòu)為一個短溝道的NMOS元件，結(jié)構(gòu)如圖6所示。此改進(jìn)SCR的起始導(dǎo)通電壓等于短溝 道NMOS元件的擊穿電壓，大約在10～15V左右。其原理是利用內(nèi)嵌的短溝道NMOS元件發(fā)生擊穿時，引發(fā)電流自N阱流向P襯底，因而觸發(fā)了SCR元件 的導(dǎo)通。為了防止該保護(hù)元件在正常工作情況下不會被導(dǎo)通，其內(nèi)含的短溝道NMOS的柵極連到地上，以保持該NMOS元件在電路正常工作時是關(guān)閉的。這種 LVTSCR元件的ESD能力得以大幅度提高且不需要額外的工藝處理步驟，但其缺點是不易設(shè)計，需要相當(dāng)?shù)慕?jīng)驗才能夠充分使得原本是缺點的寄生元件變?yōu)? ESD保護(hù)的元件。

亞微米和深亞微米MOS器件

亞微米和深亞微米MOS器件

 在進(jìn)行集成電路I／O端口對電源和地的靜電放電組合實驗中，在對地正脈沖(PS)、對地負(fù)脈沖(NS)、對電源正脈沖(PD)、對電源負(fù)脈沖(ND)四種放電模式中，PS和ND模式最易導(dǎo)致集成電路損傷。在以前的設(shè)計中，LVTSCR只被安排在PAD地的放電路徑上，故在先前的設(shè)計中仍欠缺對電源負(fù)脈沖保護(hù)的設(shè)計。
（3）電路改進(jìn)方法
電路改進(jìn)來提升集成電路的抗靜電能力，主要是利用ESD放電的瞬間電壓快速變化的特性，由電容耦合作用來使得ESD保護(hù)元件達(dá)到更好的保護(hù)作用。
1） 柵極耦合技術(shù)
在 深亞微米集成電路工藝中，元件的ESD能力下降，為了提升集成電路的抗靜電能力，在輸入／輸出PAD處的ESD保護(hù)元件或輸出級元件都會做得比較大，經(jīng)常 布圖為插指狀。但在ESD時，由于相對位置和布線方向不同并非所有插指能同時導(dǎo)通。所以即使元件尺寸已做得很大也未必能如預(yù)期地提升ESD保護(hù)能 力。為了克服上述問題圖7、圖8給出了利用電容耦合作用來使大尺寸集成電路的每一插指都能均勻?qū)ǖ脑O(shè)計。圖7為利用NMOS的擴散柵漏電容作耦合無件， 另外一場氧元件加強了耦合電容的作用，當(dāng)有正的ESD電壓時，瞬間電壓變化會導(dǎo)致NMOS柵極電壓跟著上升，由于電容耦合作用，因為NMOS柵極上有耦合 的正電壓，故大尺寸NMOS元件的各個插指會一起進(jìn)入擊穿區(qū)，因此其ESD防護(hù)能力便可充分發(fā)揮。

亞微米和深亞微米MOS器件

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3）深亞微米集成電路的VDD對VSS防護(hù)技術(shù)
為提升該NMOS組件的ESD保護(hù)功效，圖11為改良式的設(shè)計。在圖中，一靜電放電偵測電路被加入，用來控制該NMOS組件的柵極。當(dāng)有ESD電壓出現(xiàn)跨在VDD與VSS電源線上時，該靜電放電偵測電路會送出一正電壓把NMOS組件導(dǎo)通來旁通掉ESD放電電流。由于該NMOS元件是藉由其柵極控制而導(dǎo)通，而不是像柵極接地NMOS組件是靠崩潰才導(dǎo)通的，因此具有極低的導(dǎo)通電壓。當(dāng)內(nèi)部電路組件尚未因ESD電壓崩潰之前，該NMOS組件就早已導(dǎo)通來旁通ESD放電電流了。這導(dǎo)通的NMOS組件在VDD與VSS之間成一暫時性的低阻抗狀態(tài)，因此跨在VDD與VSS之間的ESD電壓能夠很有效地被箝制住，不會再造成IC內(nèi)部電路因ESD 而出現(xiàn)異常損壞的現(xiàn)象。利用此一改良式的ESD箝制電路，可以有效地防護(hù)腳對腳的ESD放電。當(dāng)管腳對管腳ESD電壓轉(zhuǎn)變成跨在VDD與VSS電源線之間時，該RC控制的ESD偵測電路會因ESD的能量而偏壓工作，并送出正電壓到NMOS組件的柵極來導(dǎo)通該NMOS，ESD電流便經(jīng)由這導(dǎo)通的NMOS組件而排放掉，因此IC的內(nèi)部電路及寄生的SCR與BJT組件都不會因為ESD的過壓而破壞。

亞微米和深亞微米MOS器件

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在深亞微米集成電路設(shè)計中，為了避免圖12所示這雜散電容/電阻的影響，電源線的寬度/長度與ESD 箝制電路的擺放位置需要建立一套設(shè)計準(zhǔn)則，以利IC設(shè)計上的參考。